CH141UP1實(shí)驗(yàn)板介紹與元件燒錄課件

UP1實(shí)驗(yàn)板介紹與元件燒錄第十四章SIM896aVHDL數(shù)位電路設(shè)計(jì)實(shí)務(wù)教本第三版1UP1/UP1X實(shí)驗(yàn)板簡介

2UP1/UP1X實(shí)驗(yàn)板簡介

3EPF10K20RC240-4元件

及周邊連線元件

FLEX_DIGIT：兩個(gè)共陽極接法的七段顯示器，當(dāng)連接至七段顯示器上LED之訊號(hào)為LOGIC0（低準(zhǔn)位）時(shí)，七段顯示器上的LED會(huì)被驅(qū)動(dòng)而發(fā)亮，反之LED會(huì)熄滅。5EPF10K20RC240-4元件

及周邊連線元件FLEX_PB1和FLEX_PB2：壓按開關(guān)，提供Active_Low訊號(hào)，未按下時(shí)為LOGIC1（高準(zhǔn)位），按下後送出LOGIC0（低準(zhǔn)位）訊號(hào)。

6EPF10K20RC240-4元件

及周邊連線元件FLEX_SWITCH：一組8個(gè)DIP的指撥開關(guān)，當(dāng)開關(guān)被撥下時(shí)代表LOGIC0（低準(zhǔn)位），反之為LOGIC1（高準(zhǔn)位）。

7EPF10K20RC240-4元件

及周邊連線元件SignalPinNumberRed1Green2Blue3Ground11HorizontalSync.13VerticalSync.14●VGA介面：VGA介面提供使用者利用FLEX10K來控制外界的視訊螢?zāi)?，F(xiàn)LEX10K透過五個(gè)訊號(hào)來傳遞有關(guān)螢?zāi)簧仙室约靶小⒘形恢玫馁Y訊。五個(gè)控制VGA的訊號(hào)分別為Red（紅）、Green（綠）、Blue（籃）和垂直、水平同步訊號(hào)，正確操作這幾個(gè)訊號(hào)即可讓我們設(shè)計(jì)的圖像成功的顯示在實(shí)驗(yàn)板的外接VGA螢?zāi)划嬅嫔稀?/p>

●CLOCK：振盪頻率為25.175MHz的時(shí)脈連接至FLEX10K元件的第91PIN腳位。

9EPF10K20RC240-4元件

及周邊連線元件10EPF7128SLC84-7元件

的I/O腳位及周邊元件

●P1、P2、P3和P4：11●MAX_SW1和MAX_SW2：兩組8個(gè)DIP的指撥開關(guān)，當(dāng)開關(guān)撥下時(shí)代表LOGIC0（低準(zhǔn)位），反之則為LOGIC1（高準(zhǔn)位）。使用者在使用時(shí)同樣必須利用跳線的方式將EPF7128SLC84-7元件的接點(diǎn)（P1、P2、P3、P4四組母接頭）連接到開關(guān)的母接頭上。

EPF7128SLC84-7元件

的I/O腳位及周邊元件

13EPF7128SLC84-7元件

的I/O腳位及周邊元件●D1、D2、..、D16：

●MAX_DIGIT：兩個(gè)共陽極接法的七段顯示器

14元件燒錄

AlteraFLEXEPF10K20RC240-4元件的燒錄

連接JTAGPORT至電腦印表機(jī)並列埠，並接上9V的直流電源

將UP1實(shí)驗(yàn)板之Jumper設(shè)定調(diào)整至正確位置15AlteraFLEXEPF10K20RC240-4元件的燒錄

Example:壓按開關(guān)的測試(續(xù))libraryieee;useieee.std_logic_1164.all;

entityandgateisport(FLEX_PB1,FLEX_PB2:instd_logic;Digit1dp:outstd_logic);endandgate;

architectureaofandgateis

beginDigit1dp<=FLEX_PB1andFLEX_PB2;enda;

輸入FLEXEPF10K20RC240-4腳位輸出FLEXEPF10K20RC240-4腳位FLEX_PB128Digit1dp14FLEX_PB229

17EPF7128SLC84-7元件燒錄

Example:除頻電路設(shè)計(jì)Example:將25.1750MHz進(jìn)行除頻以得到輸出值為1Hz的振盪頻率

將UP1實(shí)驗(yàn)板之Jumper設(shè)定調(diào)整至正確位置libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;

entityslowCLKis

generic(divisor:integer:=25175000);--設(shè)定除數(shù)為25175000

port(clockIN:instd_logic;clockOUT:outstd_logic);endslowCLK;

architecturearchofslowCLKis

signalPULSE:std_logic;begin

process(clockIN)

variablecounter,divisor2:integerrange0todivisor;

begindivisor2:=divisor/2;-----------upcounter-----------------

if(clockIN'eventandclockIN='1')then

ifcounter=divisorthencounter:=1;

elsecounter:=counter+1;

endif;

endif;-----clk_outregisterclkgenerator-----

if(clockIN'eventandclockIN='1')then

if((counter=divisor2)or(counter=divisor))thenPULSE<=notPULSE;

endif;

endif;clockOUT<=PULSE;

endprocess;endarch;

18EPF7128SLC84-7元件燒錄

Example:除頻電路設(shè)計(jì)(續(xù))EPM7128SLC84-7接腳配置輸入EPM7128SLC84-7腳位輸出EPM7128SLC84-7腳位c