北大Verilog-16Verilog存儲器設計 (2)課件

數(shù)字集成電路設計入門--從HDL到版圖 北大微電子學系第16章存儲器建模學習內容：如何描述存儲器如何描述雙向端口存儲器件建模描述存儲器必須做兩件事：說明一個適當容量的存儲器。提供內容訪問的級別，例如：只讀讀和寫寫同時讀多個讀操作，同時進行單個寫操作同時有多個讀和多個寫操作，有保證一致性的方法簡單的RAM描述RAM描述比ROM略微復雜，因為必須既有讀功能又有寫功能，而讀寫通常使用同一數(shù)據(jù)總線。這要求使用新的處理雙向數(shù)據(jù)線的建模技術。在下面的例子中，若讀端口未使能，則模型不驅動數(shù)據(jù)總線；此時若數(shù)據(jù)總線沒有寫數(shù)據(jù)驅動，則總線為高阻態(tài)Z。這避免了RAM寫入時的沖突。`timescale1ns/1nsmodulemymem(data,addr,read,write);inout[3:0]data;input[3:0]addr;inputread,write;reg[3:0]memory[0:15];//16*4//讀assigndata=read?memory[addr]:4'bz;//寫always@(posedgewrite)memory[addr]=data;endmodule

這個描述可綜合，但許多工具僅僅產(chǎn)生一個寄存器堆，因此與一個真正的存儲器相比耗費更多的面積。參數(shù)化存儲器描述在下面的例子中，給出如何定義一個字長和地址均參數(shù)化的只讀存儲器件。modulescalable_ROM(mem_word,address);

parameteraddr_bits=8;//地址總線寬度

parameterwordsize=8;//字寬

parameterwords=(1<<addr_bits);//mem容量

output[wordsize:1]mem_word;//存儲器字

input[addr_bits:1]address;//地址總線

reg[wordsize:1]mem[0:words-1];//mem聲明//輸出存儲器的一個字

wire[wordsize:1]mem_word=mem[address];endmodule

例中存儲器字范圍從0而不是1開始，因為存儲器直接用地址線確定地址。也可以用下面的方式聲明存儲器并尋址。reg[wordsize:1]mem[1:words];//從地址1開始的存儲器//存儲器尋址時地址必須加1wire[wordsize:1]mem_word=mem[address+1];

存儲器數(shù)據(jù)裝入可以使用循環(huán)或系統(tǒng)任務給存儲器裝入初始化數(shù)據(jù)用循環(huán)給存儲器的每個字賦值

for(i=0;i<memsize;i=i+1)

//initializememorymema[i]={wordsize{1'b1}};

調用系統(tǒng)任務$readmem$readmemb("mem_file.txt",mema);

可以用系統(tǒng)任務$readmem給一個ROM或RAM加載數(shù)據(jù)。對于ROM，開始時寫入的數(shù)據(jù)就是其實際內容。對于RAM，可以通過初始化，而不是用不同的寫周期給每個字裝入數(shù)據(jù)以減少仿真時間。雙向端口建模—使用基本單元建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;bufif1b1(bus_b,bus_a,en_a_b);bufif1b2(bus_a,bus_b,en_b_a);//Structuralmodulelogicendmodule

若en_a_b=1，基本單元b1使能，bus_a數(shù)據(jù)傳送到bus_b若en_b_a=1，基本單元b2使能，bus_b數(shù)據(jù)傳送到bus_a信號en_a_b和en_b_a控制使能雙向端口建模—使用持續(xù)賦值建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;assignbus_b=en_a_b?bus_a:'bz;assignbus_a=en_b_a?bus_b:'bz;//Structuralmodulelogicendmodule

若en_a_b=1，賦值語句驅動bus_a數(shù)據(jù)到bus_b若en_b_a=1，賦值語句驅動bus_b值到bus_a信號en_a_b和en_b_a控制使能雙向端口建?！鎯ζ鞫丝诮oduleram_cell(databus,rd,wr);inoutdatabus;inputrd,wr;regdatareg;assigndatabus=rd?datare