第五講靜態(tài)CMOS組合邏輯

第五講靜態(tài)CMOS組合邏輯電路天津大學(xué)電信學(xué)院電子科學(xué)與技術(shù)系史再峰TJU.ASICCenter---ArnoldShi引言:組合電路與時(shí)序電路組合邏輯電路InOUT組合邏輯電路InOUT狀態(tài)TJU.ASICCenter---ArnoldShi靜態(tài)CMOS電路在每一時(shí)間（除切換期間）每個(gè)門的輸出總是通過(guò)低阻連至VDD或Vss；穩(wěn)定狀態(tài)時(shí)，門的輸出值總是由電路所實(shí)現(xiàn)的布爾函數(shù)決定；不同于動(dòng)態(tài)電路：動(dòng)態(tài)電路把信號(hào)值暫時(shí)存放在高阻抗電路節(jié)點(diǎn)電容上動(dòng)態(tài)電路形成的門結(jié)構(gòu)簡(jiǎn)單，速度快，但對(duì)噪聲更加敏感，設(shè)計(jì)工作比較復(fù)雜TJU.ASICCenter---ArnoldShi上拉和下拉網(wǎng)絡(luò)VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPUN與PDN是對(duì)偶的網(wǎng)絡(luò)結(jié)構(gòu)……PMOStransistorsonlypull-up:在VDD

和F之間提供一條通路F(In1,In2,…InN)=1NMOStransistorsonlypull-down:在F和GND之間提供一條通路F(In1,In2,…InN)=0TJU.ASICCenter---ArnoldShi關(guān)于PDN和PUN探討一個(gè)MOS管可以看作由柵信號(hào)控制的開(kāi)關(guān)PDN由NMOS構(gòu)成；PUN由PMOS構(gòu)成。因?yàn)镹MOS產(chǎn)生“強(qiáng)0”而PMOS器件產(chǎn)生“強(qiáng)1”NMOS串聯(lián)相當(dāng)于“與”邏輯，PMOS串聯(lián)相當(dāng)于“或”邏輯；NMOS并聯(lián)相當(dāng)于“或”邏輯，PMOS并聯(lián)相當(dāng)于“與”邏輯根據(jù)DeMorgan定理，一個(gè)互補(bǔ)的CMOS結(jié)構(gòu)的上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)構(gòu)成對(duì)偶結(jié)構(gòu)（dualnetworks）互補(bǔ)的門本質(zhì)上是反相的，只能實(shí)現(xiàn)NAND、NOR、XNOR、NOT等功能，用單獨(dú)一級(jí)實(shí)現(xiàn)非反相的布爾函數(shù)是不行的實(shí)現(xiàn)一個(gè)具有N個(gè)輸入的邏輯門需要2N個(gè)晶體管TJU.ASICCenter---ArnoldShi閾值損失VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGSTJU.ASICCenter---ArnoldShi構(gòu)成PDNNMOS串聯(lián)形成NAND功能NMOS并聯(lián)形成NOR功能ABA?BABA+BTJU.ASICCenter---ArnoldShiCMOSNANDABA?BABABF001011101110ABTJU.ASICCenter---ArnoldShiCMOSNORABF001010100110A+BABABABTJU.ASICCenter---ArnoldShi互補(bǔ)CMOS復(fù)合門OUT=!(D+A?(B+C))DABCDABCTJU.ASICCenter---ArnoldShi標(biāo)準(zhǔn)單元的版圖設(shè)計(jì)理念1980s信號(hào)布線通道VDDGND這個(gè)版圖實(shí)現(xiàn)什么邏輯功能？TJU.ASICCenter---ArnoldShi標(biāo)準(zhǔn)單元設(shè)計(jì)-1990sM2沒(méi)有布線通道VDDGNDM3VDDGNDMirroredCellMirroredCellTJU.ASICCenter---ArnoldShiStandardCellsAOutVDDGNDB2-inputNANDgateTJU.ASICCenter---ArnoldShi復(fù)合門的版圖設(shè)計(jì)用棍棒圖（StickDiagrams）表示，不含具體尺寸，只代表晶體管的相對(duì)位置TJU.ASICCenter---ArnoldShiOAI21LogicGraphCABX=!(C?(A+B))BACijjVDDXXiGNDABCPUNPDNABCTJU.ASICCenter---ArnoldShiOAI21的兩種棍棒圖ABCXVDDGNDXCABVDDGND此版圖具有連續(xù)的擴(kuò)散區(qū)TJU.ASICCenter---ArnoldShi一致的Euler路徑j(luò)VDDXXiGNDABCABC為了形成一條連續(xù)的擴(kuò)散區(qū)，必須能順序地訪問(wèn)每一個(gè)晶體管，即一個(gè)器件的漏區(qū)同時(shí)是下一個(gè)器件的源區(qū).即在電路中必須存在一條Euler路徑Euler路徑定義為通過(guò)途中所有節(jié)點(diǎn)并且只經(jīng)過(guò)每一條邊一次的路徑為了在

PUN和PDN網(wǎng)絡(luò)中柵的順序相同，其Euler路徑必須是一致的，即經(jīng)過(guò)各晶體管順序一致。TJU.ASICCenter---ArnoldShiEuler路徑的識(shí)別(一)對(duì)于X=!(AB+CD)邏輯,首先畫出電路圖BADX=!(AB+CD)ADBCCVDDGNDmpqTJU.ASICCenter---ArnoldShiEuler路徑的識(shí)別(二)對(duì)于X=!(AB+CD)邏輯,首先畫出電路圖然后根據(jù)電路圖,PDN的邏輯圖,標(biāo)出各節(jié)點(diǎn),用頂點(diǎn)代表網(wǎng)絡(luò)節(jié)點(diǎn),用邊代表晶體管,每一條邊用相應(yīng)的晶體管的信號(hào)來(lái)命名;把PUN旋轉(zhuǎn)90度,使與PDN形成對(duì)偶關(guān)系并重疊在一起,標(biāo)出各節(jié)點(diǎn)GNDABCDXpqVDDXmTJU.ASICCenter---ArnoldShiEuler路徑的識(shí)別(三)識(shí)別PDN的Euler路徑，得到晶體管邊的順序按照相同的晶體管邊的順序，識(shí)別PUN的Euler路徑，如果能找到相同的順序，則版圖可以用平行柵結(jié)構(gòu)來(lái)實(shí)現(xiàn)Euler路徑不是唯一的，可以有許多不同的解GNDABCDXpqXmVDDPDN的Euler順序是ABCD，并且頂點(diǎn)的順序是GND->p->X->q->GND可以按一致的Euler順序ABCD描出PUN，頂點(diǎn)順序是m->X->m->VDD->mTJU.ASICCenter---ArnoldShi根據(jù)Euler路徑畫出版圖根據(jù)Euler順序確定柵的排列順序ABCD,畫出4條平行柵，畫出電源VDD和GND，畫出P擴(kuò)散區(qū)和N擴(kuò)散區(qū)根據(jù)節(jié)點(diǎn)順序，用金屬導(dǎo)線連接起各擴(kuò)散區(qū)XABCDVDDGNDPDN順序:GND-(A)->p-(B)->

X-(C)->

q-(D)->

GNDPUN順序:m-(A)->X-(B)->m-(C)->VDD-(D)->mTJU.ASICCenter---ArnoldShi練習(xí):OAI22Euler路徑CABX=!((A+B)?(C+D))BADCDVDDXXGNDABCPUNPDNDABCDTJU.ASICCenter---ArnoldShiOAI22的版圖BADVDDGNDCX有時(shí)候,某些表達(dá)式?jīng)]有一致的Euler路徑,比如:x=!(a+bc+de)但是x=!(bc+a+de)可以有一致的Euler路徑TJU.ASICCenter---ArnoldShiXNOR/XOR的實(shí)現(xiàn)ABABABABXNORXORABABABAB嘗試用stick示意圖畫一下版圖的實(shí)現(xiàn)結(jié)構(gòu)每一種結(jié)構(gòu)需要幾個(gè)晶體管?TJU.ASICCenter---ArnoldShi靜態(tài)CMOS的開(kāi)關(guān)模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2TJU.ASICCenter---ArnoldShi復(fù)合門的VTC特性:與輸入有關(guān)ABF=A?BABM1M2M3M4CintVGS1=VBVGS2=VA–VDS10.5/0.25NMOS0.75/0.25PMOS由于體效應(yīng)的關(guān)系,M2比M1的閾值電壓高VTn2=VTn0+((|2F|+Vint)-|2F|)VTn1=VTn0DDSSweakerPUNTJU.ASICCenter---ArnoldShi輸入對(duì)延時(shí)的影響低至高過(guò)渡兩個(gè)輸入均變?yōu)榈蜁r(shí)延時(shí)為0.69*Rp/2*CL個(gè)輸入變?yōu)榈蜁r(shí)延時(shí)為0.69*Rp*CL高至低過(guò)渡兩個(gè)輸入同時(shí)變?yōu)楦哐訒r(shí)為0.69*2Rn*CLCLBRnARpBRpARnCintTJU.ASICCenter---ArnoldShi電路仿真的結(jié)果A=B=10A=1,B=10A=10,B=1time[ps]Voltage(V)輸入模式Delay(PSec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=181NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fFTJU.ASICCenter---ArnoldShi確定晶體管尺寸（TransistorSizing）

CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144因?yàn)镻MOS器件的遷移率比NMOS遷移率低，所以盡可能避免PMOS器件堆疊，實(shí)現(xiàn)一般邏輯時(shí)，利用NAND比NOR實(shí)現(xiàn)更好TJU.ASICCenter---ArnoldShi復(fù)合門晶體管尺寸的計(jì)算OUT=D+A?(B+C)DABCDABC122244886366TJU.ASICCenter---ArnoldShi關(guān)于扇入的考慮DCBADCBACLC3C2C1

分布式RC延時(shí)模型

(Elmoredelay)tpHL=0.69Reqn(C1+2C2+3C3+4CL)傳播延時(shí)在最壞情況下與扇入數(shù)的平方成正比，因此延時(shí)迅速加大。接近輸出端處的電容影響較大TJU.ASICCenter---ArnoldShiNAND門的tp是Fan-In的函數(shù)tpLHtp(psec)fan-in扇入數(shù)大于4的時(shí)候，延時(shí)劇烈增加，因此必須避免tpHLquadraticlineartpTJU.ASICCenter---ArnoldShi幾種門的tp與Fan-Out的關(guān)系tpNOR2tp(psec)等效fan-out所有的門都具有相同的驅(qū)動(dòng)電流。tpNAND2tpINV斜率與“驅(qū)動(dòng)強(qiáng)度”有關(guān)TJU.ASICCenter---ArnoldShitpasaFunctionofFan-InandFan-OutFan-in:quadraticduetoincreasingresistanceandcapacitanceFan-out:eachadditionalfan-outgateaddstwogatecapacitancestoCLtp=a1FI+a2FI2+a3FOTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計(jì)技巧（一）調(diào)整晶體管尺寸只有當(dāng)負(fù)載以fan-out電容為主時(shí)，才有效果。逐級(jí)加大晶體管尺寸InNCLC3C2C1In1In2In3M1M2M3MNM1>M2>M3>…>MN(距輸出越近，晶體管尺寸越小)大約能減小20%的延時(shí);但版圖設(shè)計(jì)時(shí)比較困難，有時(shí)不得不拉開(kāi)晶體管的距離，使內(nèi)部電容增加，會(huì)抵消掉調(diào)整尺寸所得TJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計(jì)技巧（二）重排晶體管的順序,關(guān)鍵路徑靠近輸出端C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpathcharged101chargedcharged1延時(shí)由CL,C1andC2全部放電時(shí)間決定延時(shí)僅由CL放電時(shí)間決定1101chargeddischargeddischargedTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計(jì)技巧（三）重構(gòu)邏輯結(jié)構(gòu)F=ABCDEFGHTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計(jì)技巧（四）在輸出端與負(fù)載之間插入緩沖鏈CLCLTJU.ASICCenter---ArnoldShi高速大扇入復(fù)合門的設(shè)計(jì)技巧（四）減小電壓擺幅延時(shí)可以線性減小同時(shí)能降低功耗但是下一級(jí)的門延時(shí)會(huì)更慢在接收端使用敏感量放大器來(lái)恢復(fù)電平（常用于存儲(chǔ)器設(shè)計(jì)中）。tpHL

=0.69(3/4(CLVDD)/IDSATn

)=0.69(3/4(CLVswing)/IDSATn

)TJU.ASICCenter---ArnoldShiBufferExampleForgivenN:Ci+1/Ci=Ci/Ci-1TofindN:Ci+1/Ci~4Howtogeneralizethistoanylogicpath?CLInOut12N(inunitsoftinv)TJU.ASICCenter---ArnoldShi邏輯努力(LogicalEffort)tp

–本征延時(shí)

g–邏輯努力(kRunitCunit)f–等效扇出，定義為外部負(fù)載與輸入電容的比p_復(fù)合門與反相器的本征延時(shí)的比值對(duì)反相器而言:ginv=1,pinv=1Divideeverythingbytinv(每一個(gè)都按反相器的延時(shí)tinv作單位來(lái)測(cè)量)g=1，自載系數(shù).TJU.ASICCenter---ArnoldShi邏輯門的延時(shí)邏輯門延的時(shí):d=h+peffort延時(shí)本征延時(shí)Effortdelay:h=gflogicaleffort等效扇出Logicaleffort表示一個(gè)門與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)的輸入電容比標(biāo)準(zhǔn)反相器尺寸大的程度，與結(jié)構(gòu)和尺寸均有關(guān)等效扇出（electricaleffort）是負(fù)載門的尺寸的函數(shù)TJU.ASICCenter---ArnoldShi部分門的LogicalEffortg=1g=4/3g=5/3TJU.ASICCenter---ArnoldShi部分門的LogicalEffortFromSutherland,SproullTJU.ASICCenter---ArnoldShiLogicalEffortofGates扇出(h)

歸一化的延時(shí)(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2TJU.ASICCenter---ArnoldShiLogicalEffortofGatesTJU.ASICCenter---ArnoldShi邏輯門的分支努力(BranchingEffort)TJU.ASICCenter---ArnoldShi邏輯門的門努力(GateEffort)路徑分支努力B門努力h(Gateeffort)路徑邏輯努力G(pathlogicaleffort)

總路徑努力HTJU.ASICCenter---ArnoldShi多級(jí)電路TJU.ASICCenter---ArnoldShi舉例：

8-inputANDTJU.ASICCenter---ArnoldShi邏輯努力的計(jì)算方法計(jì)算總路徑努力:H=GBF找到最優(yōu)的級(jí)數(shù)N~log4F計(jì)算每一級(jí)的邏輯努力f=F1/N根據(jù)級(jí)數(shù)計(jì)算每一級(jí)的路徑用以下公式計(jì)算每一級(jí)的扇入和扇出:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.TJU.ASICCenter---ArnoldShiExample:優(yōu)化路徑Effectivefanout,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cTJU.ASICCenter---ArnoldShiExample:優(yōu)化路徑g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59TJU.ASICCenter---ArnoldShiExample:OptimizePathEffectivefanout,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=1TJU.ASICCenter---ArnoldShi關(guān)于logicaleffort總結(jié)TJU.ASICCenter---ArnoldShi有比邏輯目的:與互補(bǔ)CMOS相比可以減少器件的數(shù)目TJU.ASICCenter---ArnoldShi有比邏輯VDDVSSPDNIn1In2In3FRLLoadResistive共N個(gè)晶體管+負(fù)載?VOH=VDD?VOL

=RPNRPN

+RL?不對(duì)稱響應(yīng)?有靜態(tài)功耗??tpL=0.69RLCLTJU.ASICCenter---ArnoldShi有源負(fù)載TJU.ASICCenter---ArnoldShi偽NMOS邏輯較小的面積和（對(duì)驅(qū)動(dòng)器的）負(fù)載效應(yīng)，但有靜態(tài)功耗類似于互補(bǔ)CMOSTJU.ASICCenter---ArnoldShi偽NMOS的VTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5在性能、功耗＋噪聲容限之間綜合考慮TJU.ASICCenter---ArnoldShi偽PMOS邏輯TJU.ASICCenter---ArnoldShi差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2DifferentialCascodeVoltageSwitchLogic(DCVSL)TJU.ASICCenter---ArnoldShiDCVSL特點(diǎn)靜態(tài)邏輯：互補(bǔ)NMOS下拉管，交叉連接PMOS上拉管負(fù)載：僅一個(gè)PMOS管，具有偽NMOS優(yōu)點(diǎn)差分型：同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利DCVSL比通常的CMOS邏輯慢（因Latch反饋?zhàn)饔糜袦蟋F(xiàn)象，但在特定情況下很快，例如存儲(chǔ)器糾錯(cuò)邏輯的XOR門）無(wú)靜態(tài)功耗，但有較大的翻轉(zhuǎn)過(guò)渡（Cross-over）電流TJU.ASICCenter---ArnoldShiDCVSLExampleBAABBBOutOutXOR-NXORgateTJU.ASICCenter---ArnoldShiDCVSL的瞬態(tài)響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,BTJU.ASICCenter---ArnoldShi傳輸管邏輯傳輸管邏輯實(shí)現(xiàn)的AND門，需要較少的晶體管實(shí)現(xiàn)給定的功能BBAF

=AB0TJU.ASICCenter---ArnoldShiN型器件充電一個(gè)節(jié)點(diǎn)的響應(yīng)00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutInTJU.ASICCenter---ArnoldShiNMOS開(kāi)關(guān)A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn閾值電壓損失引起下一級(jí)邏輯門的靜態(tài)功耗VB并不上拉至2.5V,而是2.5V-VTNNMOS的閾值由于體效應(yīng)而變高TJU.ASICCenter---ArnoldShiNMOS開(kāi)關(guān)解決方法1:電平恢復(fù)晶體管M2M1MnMrOutABVDDVDDLevelRestorerX優(yōu)點(diǎn):X處（高）電平恢復(fù)至全擺幅缺點(diǎn)：恢復(fù)晶體管附加了電容，在X處取電流有比（邏輯）問(wèn)題，關(guān)斷時(shí)有競(jìng)爭(zhēng)TJU.ASICCenter---ArnoldShi電平恢復(fù)晶體管尺寸的確定01002003004005000.01.02.0W/Lr=1.0/0.25W/Lr=1.25/0.25W/Lr=1.50/0.25W/Lr=1.75/0.25Voltage[V]Time[ps]3.0電平恢復(fù)晶體管尺寸的上限注意傳輸晶體管下拉電路可能會(huì)有幾個(gè)晶體管堆疊在一起TJU.ASICCenter---ArnoldShi辦法2：采用零閾值管消除閾值損失OutVDDVDD2.5VVDD0V2.5V0V傳輸門晶體管的VT=0但要注意漏電電流TJU.AS