第四章同步時(shí)序電路的分析

4.1

時(shí)序電路概述

4.1.1時(shí)序電路的一般形式

4.1.2時(shí)序電路的分類

4.1.3時(shí)序電路的描述方法

4.2雙穩(wěn)態(tài)元件

4.2.1S-R鎖存器

4.2.2/S-/R鎖存器

4.2.3帶使能端的S-R鎖存器

4.2.4D鎖存器

4.2.5邊沿觸發(fā)D觸發(fā)器

4.2.6

主從S-R觸發(fā)器

4.2.7

主從J-K觸發(fā)器

4.2.8

邊沿觸發(fā)J－K觸發(fā)器

4.2.9T觸發(fā)器

4.3同步時(shí)序電路的分析方法

4.4

計(jì)數(shù)器第四章同步時(shí)序電路的分析4.4.1

二進(jìn)制串行計(jì)數(shù)器

4.4.2

二進(jìn)制同步計(jì)數(shù)器

4.4.3

用跳越的方法實(shí)現(xiàn)任意模數(shù)的計(jì)數(shù)器

4.4.4

強(qiáng)置位計(jì)數(shù)器

4.4.5

預(yù)置位計(jì)數(shù)器

4.4.6

修正式計(jì)數(shù)器

4.4.7MSI計(jì)數(shù)器及應(yīng)用

4.5

寄存器

4.5.1

并行寄存器

4.5.2

移位寄存器

4.5.3MSI寄存器應(yīng)用舉例

4.6

節(jié)拍分配器

4.6.1

計(jì)數(shù)型節(jié)拍分配器

4.6.2

移位型節(jié)拍分配器4.6.3MSI節(jié)拍分配器舉例第四章同步時(shí)序電路的分析

SequentialLogicCircuitAnalysis4.1時(shí)序電路概述Summarization數(shù)字邏輯電路可分為兩大類：

組合邏輯電路時(shí)序邏輯電路組合電路是指它的輸出僅由當(dāng)前輸入決定。時(shí)序電路是指它的輸出不僅取決于當(dāng)前輸入，而且也取決于過去的輸入序列，即過去輸入序列不同，則在同一當(dāng)前輸入的情況下，輸出也可能不同。4.1.1時(shí)序電路的一般形式Structure組合電路存儲(chǔ)電路???x1xnz1zm?????????y1yl??????Y1Yr時(shí)序電路輸出輸出存儲(chǔ)電路輸入內(nèi)部輸出激勵(lì)（控制）時(shí)序電路輸入輸入存儲(chǔ)電路輸出內(nèi)部輸入狀態(tài)輸出函數(shù)

zi

=fi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,m；激勵(lì)（控制）函數(shù)Yi=gi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,r；4.1.1時(shí)序電路的一般形式Structurez1~zm：為外部狀態(tài)；y1~yr：為內(nèi)部狀態(tài)，即時(shí)序電路的狀態(tài)，簡稱“狀態(tài)”。輸入x的變化規(guī)律

輸出z的變化規(guī)律狀態(tài)y的變化規(guī)律輸入x的變化

激勵(lì)Y的變化狀態(tài)(現(xiàn)態(tài)y

→次態(tài)yn+1)時(shí)序電路的變化規(guī)律輸入x的變化規(guī)律

輸出z的變化規(guī)律狀態(tài)y的變化規(guī)律輸入x的變化

激勵(lì)Y的變化狀態(tài)(現(xiàn)態(tài)y

→次態(tài)yn+1)狀態(tài)變化的描述：現(xiàn)態(tài)——某一時(shí)刻輸入變化前的電路狀態(tài)；

次態(tài)——當(dāng)輸入變化后的電路狀態(tài)(即電路將要進(jìn)入的狀態(tài))；4.1.2時(shí)序電路的分類

同步時(shí)序電路：其狀態(tài)的改變受同一個(gè)時(shí)鐘脈沖的控制，且與時(shí)鐘脈沖同步。即電路在統(tǒng)一時(shí)鐘控制CLK（或CP）下，同步改變狀態(tài)。

異步時(shí)序電路：無統(tǒng)一的時(shí)鐘脈沖使整個(gè)系統(tǒng)的工作同步，輸入直接引起狀態(tài)改變。1、按照引起狀態(tài)發(fā)生變化的原因可分為：4.1.2時(shí)序電路的分類在同步時(shí)序電路中，輸入信號(hào)x相對(duì)時(shí)鐘脈沖CP的變化速度而言，如果輸入信號(hào)x在兩個(gè)時(shí)鐘脈沖之間信號(hào)完成0→1→0(或1→0→1)兩次變化則為脈沖輸入，否則為電平輸入。在異步時(shí)序電路中，輸入信號(hào)x按照電路研究的目的區(qū)分：如果研究的是輸入信號(hào)x完成0→1→0(或1→0→1)兩次變化對(duì)電路的影響，則為脈沖輸入，否則為電平輸入。即：脈沖輸入：在兩個(gè)時(shí)鐘脈沖之間信號(hào)完成0→1→0(或1→0→1)兩次變化后對(duì)電路的影響；

電平輸入：信號(hào)完成0→1(或1→0)一次變化對(duì)電路的影響。2、按輸入信號(hào)x的特性可分為：脈沖輸入和電平輸入。4.1.2時(shí)序電路的分類次態(tài)邏輯

G輸出邏輯

F

狀態(tài)存儲(chǔ)器

時(shí)鐘輸入輸出輸入時(shí)鐘信號(hào)激勵(lì)現(xiàn)態(tài)Mealy型電路次態(tài)邏輯

G輸出邏輯

F

狀態(tài)存儲(chǔ)器

時(shí)鐘輸入輸出輸入時(shí)鐘信號(hào)激勵(lì)現(xiàn)態(tài)Moore型電路3、按輸出特性可分為：Mealy型和Moore型。4.1.3時(shí)序電路的描述方法1、次態(tài)方程CharacteristicEquation次態(tài)yn+1

=Q

(輸入x，現(xiàn)態(tài)y)2、次態(tài)真值表將輸入x及現(xiàn)態(tài)y列在真值表左邊，次態(tài)yn+1列在右邊。3、次態(tài)卡諾圖次態(tài)方程用卡諾圖的形式表示出來，既次態(tài)卡諾圖。次態(tài)yn+1=Qa

(激勵(lì)Y)激勵(lì)Y=G

(輸入x，現(xiàn)態(tài)y)4、狀態(tài)表State-table無外部輸出的狀態(tài)表Mealy型狀態(tài)表Moore型狀態(tài)表01y0y1y3y1y2y0y2y3y1y3y0y201y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/001zy0y1y30y1y2y00y2y3y10y3y0y21xyxyxyyn+1(次態(tài))yn+1/z(次態(tài)/輸出)yn+1(次態(tài))Mealy型電路的讀表（或圖）的次序是：現(xiàn)態(tài)y→輸入x→輸出z

→次態(tài)yn+1Moore型電路的讀表（或圖）的次序是：現(xiàn)態(tài)y→輸出z

→輸入x→次態(tài)yn+15、狀態(tài)圖State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型狀態(tài)圖yn+1/z(次態(tài)/輸出)01y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/0Mealy型狀態(tài)表xy5、狀態(tài)圖State-diagramsb.Moore型狀態(tài)圖y0/0xy1/0y2/0y3/1xxxxxxxyn+1(次態(tài))01zy0y1y30y1y2y00y2y3y10y3y0y21Moore型狀態(tài)表xy5、狀態(tài)圖State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型狀態(tài)圖b.Moore型狀態(tài)圖y0/0xy1/0y2/0y3/1xxxxxxxMealy型電路的讀表（或圖）的次序是：現(xiàn)態(tài)y→輸入x→輸出z

→次態(tài)yn+1Moore型電路的讀表（或圖）的次序是：現(xiàn)態(tài)y→輸出z

→輸入x→次態(tài)yn+14.2雙穩(wěn)態(tài)元件BistableElement雙穩(wěn)態(tài)元件是構(gòu)成存儲(chǔ)電路的基本模塊，通常指鎖存器或觸發(fā)器。雙穩(wěn)態(tài)元件的特點(diǎn)是：⑴有兩個(gè)穩(wěn)定狀態(tài)，分別表示存儲(chǔ)數(shù)碼0

或

1。⑵在一定的觸發(fā)信號(hào)作用下，它可從一個(gè)穩(wěn)態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)態(tài)。

作用：每個(gè)雙穩(wěn)態(tài)元件可保存一位二進(jìn)制數(shù)，對(duì)應(yīng)一個(gè)狀態(tài)變量。每個(gè)雙穩(wěn)態(tài)元件有兩個(gè)互反的輸出端Q和/Q，

分別被稱為：1態(tài)(Q=1，/Q=0)0態(tài)(Q=0，/Q=1)

觸發(fā)器或鎖存器翻轉(zhuǎn)前的狀態(tài)稱為現(xiàn)態(tài)Qn

(Q)，

翻轉(zhuǎn)后的狀態(tài)稱為次態(tài)Qn+1。4.2.1S-R鎖存器（Set-ResetLatche）右圖(a)中，電路有兩個(gè)穩(wěn)態(tài)：

Vout1＝Vin2＝1Vout2＝Vin1＝0及

Vout1＝Vin2＝0Vout2＝Vin1＝1由于圖(a)電路的兩個(gè)穩(wěn)態(tài)Q、/Q不能由外部控制，為此增加兩個(gè)輸入端：S(置位)、R(復(fù)位)則得到S-R鎖存器，如圖(b)。(a)一對(duì)非門組成的雙穩(wěn)態(tài)電路Vin1Vin2Vout1Vout2Q/Q11(b)一對(duì)或非門組成的S-R鎖存器Q/Q≥1≥1RS4.2.1S-R鎖存器SRQQn+1000000110100011010011011110d111dSRQn+100Q01010111d00011110000d1110d1≥1≥1RSQ/Qa.電路圖c.簡化的次態(tài)真值表SRQd.卡諾圖SRQQSR11f.邏輯符號(hào)b.次態(tài)真值表e.

次態(tài)方程

Qn+1=S+R?Q約束條件

S?R=0根據(jù)組合電路的分析方法可得到功能表如右表。g.功能表SRQ/Q00保持不變010110101100由功能表得到的典型操作時(shí)序圖如下圖所示。SRQ/Qh.正常輸入i.S和R同時(shí)有效S-R鎖存器(S-RLatche)的邏輯符號(hào)如下圖所示。SQRQS1R0S1R1SQRQS1R0SQRQ（a）舊的邏輯符號(hào)（b）改進(jìn)的邏輯符號(hào)（c）不正確的邏輯符號(hào)說明：圖(b)的表示方法較好；圖(a)的表示方法不太好，但可以使用；圖(c)的表示方法完全錯(cuò)了，因?yàn)樗牡陀行л敵龆顺霈F(xiàn)了兩次非，因而導(dǎo)致含義錯(cuò)。/S－/R鎖存器與S－R鎖存器的主要區(qū)別是：⑴/S

及/R

都是低有效，因此當(dāng)/S＝/R＝1時(shí)，電路輸出保持不變。⑵當(dāng)/S及

/R

同時(shí)有效時(shí)，前者的輸出

Q及

/Q都變?yōu)?；而后者是當(dāng)S及

R

同時(shí)有效時(shí)，輸出Q及

/Q都變?yōu)?/p>

0。這兩種情況的輸出都不滿足Q與

/Q的互補(bǔ)關(guān)系，這是不允許的。4.2.2/S-/R鎖存器(/S-/RLatche)&&/S/RQ/Q

/S－/R

鎖存器是由與非門構(gòu)成的具有低有效置位及復(fù)位輸入端的電路。4.2.2/S-/R鎖存器/S/RQQn+1000d001d010101111000101011001111/S/RQn+100d01110011Q&&/S/RQ/Qa.電路圖000111100d1001d110/S/RQe.卡諾圖b.次態(tài)真值表f.次態(tài)方程

Qn+1=S+RQ約束條件

S?R=0c.簡化的次態(tài)真值表/S/RQQSRQQg.邏輯符號(hào)d.

功能表SRQ/Q00110110100111保持不變4.2.3帶使能端的S-R鎖存器

S-Rlatchewithenable利用使能輸入端信號(hào)C進(jìn)行控制，即當(dāng)使能信號(hào)C有效時(shí)，輸入才影響輸出。如電路圖所示：

a.

用與非門實(shí)現(xiàn)的電路Q/Q&SCR&&&4.2.3帶使能端的S-R鎖存器&&RSQ/Q&&CSRQQCSRCQ/Q001保持不變011011011011111dd0保持不變b.功能表d.邏輯符號(hào)

c.次態(tài)方程：

Qn+1=S+R?Q

約束條件

S?R=0帶使能端的S-R鎖存器的工作過程(1)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(2)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(3)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(4)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(5)電路圖SRCQ/QQ/QSCR&&&&帶使能端的S-R鎖存器的工作過程(6)電路圖SRCQ/QQ/QSCR&&&&4.2.4D鎖存器DLatcheS-R鎖存器由于能夠獨(dú)立地控制置位端及復(fù)位端，因此，它可應(yīng)用在根據(jù)某些條件置位而在某些條件下復(fù)合的場所，但這需要置位復(fù)位二根輸入線。在實(shí)際工作中經(jīng)常需要簡單地鎖存一位二進(jìn)制，這時(shí)應(yīng)用D鎖存器更方便些。

S＝DR＝D&&DQ/Q&&C1SR(a)用與非門實(shí)現(xiàn)D鎖存器D鎖存器的工作過程DCQDQ/QC&&1&&D鎖存器小結(jié)b.次態(tài)真值表c.簡化的次態(tài)真值表d.次態(tài)方程

Qn+1=DDQDQQn＋1000110110011DQn＋10101DQCQe.邏輯符號(hào)

01001101DQ/QC&&&&1a.電路圖4.2.5邊沿觸發(fā)D觸發(fā)器

Edge-triggeredDFlip-flop邊沿觸發(fā)器是指，在控制信號(hào)的有效邊沿(前沿或后沿)時(shí)接收數(shù)據(jù)。

D觸發(fā)器的結(jié)構(gòu)如右圖所示。6Q/Q/PR/CLRCLKDabc123454.2.5邊沿觸發(fā)D觸發(fā)器②兩個(gè)信號(hào)接收門(門5和門6)

門5和門6是為了生成互補(bǔ)數(shù)據(jù)D

和D

，并加在門3、門4的輸入端上。其中：

D

是數(shù)據(jù)輸入端；

PR(Preset)

和CLR

(Clear)

是強(qiáng)制置1和置0端；

a、b、c

三條線是內(nèi)部反饋線。①一個(gè)帶時(shí)鐘控制的SR觸發(fā)器

(由門1,門2,門3和門4組成)

D觸發(fā)器包括：6Q/Q/PR/CLRCLKDabc12345D觸發(fā)器的工作過程(1)：Q/QCLKDabc563412CLKDQD觸發(fā)器的工作過程(2)：CLKDQQ/QCLKDabc563412D觸發(fā)器的工作過程(3)：CLKDQQ/QCLKDabc563412D觸發(fā)器的工作過程(4)：Q/QCLKDabc563412CLKDQD觸發(fā)器的工作過程(5)：Q/QCLKDabc563412CLKDQD觸發(fā)器的工作過程(6)：CLKDQQ/QCLKDabc563412D觸發(fā)器的工作過程(7)：Q/QCLKDabc563412CLKDQ6Q/Q/PR/CLRCLKDabc12345D觸發(fā)器的功能分析：上述分析可以看出，D觸發(fā)器的狀態(tài)改變只發(fā)生在CLK脈沖的上升沿，而CLK脈沖保持高電平期間信號(hào)端D的變化并不會(huì)影響Q端的輸出。因此D觸發(fā)器被稱為邊沿觸發(fā)的維持-阻塞觸發(fā)器。圖中：a反饋線被稱為置0阻塞線

b反饋線被稱為置1維持線

c反饋線被稱為置0維持線

/PR是強(qiáng)制置1端

/CLR是強(qiáng)制置0端

(/PR、/CLR一般在系統(tǒng)初始化時(shí)使用)D觸發(fā)器小結(jié)DQn+10011c.次態(tài)真值表d.次態(tài)方程：

Qn+1=DDQa.前沿觸發(fā)D觸發(fā)器DQQ>CLKPRCLR01001101DCLKQ/Q0↑011↑10d0

保持不變d1

保持不變b.功能表e.D觸發(fā)器的兩個(gè)工作時(shí)間

D觸發(fā)器接收數(shù)據(jù)期間tsetupthold這段時(shí)間輸入數(shù)據(jù)不應(yīng)變化D觸發(fā)器小結(jié)a.后沿觸發(fā)D觸發(fā)器DCLKQ/Q0↓011↓10d0

保持不變d1

保持不變b.功能表d.次態(tài)方程

Qn+1=DDQ01001101DQn+10011c.次態(tài)真值表DQQ>CLKPRCLR4.2.6主從S-R觸發(fā)器

Master/slaveS-RFlip-flop主從觸發(fā)器由主觸發(fā)器和從觸發(fā)器兩部分構(gòu)成。主從觸發(fā)器是在脈沖下降沿改變輸出：即：

①

在觸發(fā)脈沖C作用時(shí)間(C為高電平期間)，S、R狀態(tài)的變化將記入主觸發(fā)器；②在C下降沿時(shí)間，從觸發(fā)器接收此時(shí)刻的主觸發(fā)器狀態(tài)。a.用兩個(gè)帶使能端S-R鎖存器構(gòu)成的觸發(fā)器SRCLKQM/QMQ/QSQCRQSQCRQ1主從S-R觸發(fā)器的特性：d.邏輯符號(hào)

由于主從觸發(fā)器的輸出在觸發(fā)脈沖上升邊時(shí)并不馬上改變，因此在邏輯符號(hào)上，輸出端應(yīng)加輸出限定符號(hào)“

”表示延遲輸出。SRCQ/Qdd0000010100110

保持不變

保持不變0110

不確定c.功能表主從S-R觸發(fā)器的次態(tài)真值表即次態(tài)方程于帶使能端的S－R鎖存器相同。SRQQC此外，主從觸發(fā)器雖然是在觸發(fā)信號(hào)的下降沿改變輸出，但它并不是后沿觸發(fā)的邊沿觸發(fā)器，因此在邏輯符號(hào)中控制輸入端C上即沒有動(dòng)態(tài)輸入限定符號(hào)，也沒有邏輯非符號(hào)(延遲輸出符號(hào)“”已表示了下降沿改變輸出的特性)。主從S-R觸發(fā)器工作過程時(shí)序圖：

a.電路圖1SRCLKQM/QMQ/QSQCRQSQCRQSRCLKQQMe.時(shí)序圖4.2.7主從J-K觸發(fā)器J-K觸發(fā)器利用輸出Q及/Q不會(huì)同時(shí)為1或0這一特性，將輸入端J、K先分別同/Q及Q“相與”

后再輸入到主觸發(fā)器的S、R輸入端，見圖(a)。a.用S-R鎖存器構(gòu)成的JK觸發(fā)器/QM1QMQ/Q&&JKCLKSQCRQSQCRQMaster/slaveJ-KFlip-flop主從J-K觸發(fā)器的特性：c.次態(tài)真值表d.簡化的次態(tài)真值表

次態(tài)方程

Qn＋1=J?Q+K?QJKCQ/Qdd0000010100110

保持不變

保持不變0110

變反b.功能表JKQn＋100011011Q01QJKQQn＋100000101001110010111011101001110000111100001111001JKQ

d.卡諾圖/QM1QMQ/Q&&JKCLKSQCRQSQCRQ主從J-K觸發(fā)器工作過程時(shí)序圖：JQQMe.時(shí)序圖KC主從J-K觸發(fā)器的邏輯符號(hào)：f.邏輯符號(hào)JCLKKSDQRDQ當(dāng)J＝K＝0時(shí)，觸發(fā)器處于保持狀態(tài)；當(dāng)J＝K＝1時(shí)，Qn＋1

＝Q。觸發(fā)器具有計(jì)數(shù)功能。

為使觸發(fā)器穩(wěn)定工作，要求觸發(fā)脈沖的最小寬度需大于主觸發(fā)器的狀態(tài)轉(zhuǎn)換穩(wěn)定時(shí)間，即大于4個(gè)門的傳輸時(shí)間。與主從S-R觸發(fā)器一樣，在觸發(fā)脈沖后沿到達(dá)前一段時(shí)間，輸入J、K信號(hào)值應(yīng)持續(xù)不變。為了使觸發(fā)器預(yù)先置于某一初始狀態(tài)，在電路中還設(shè)置了一個(gè)直接置位端SD及直接復(fù)位端RD，如右圖所示。4.2.8邊沿觸發(fā)J－K觸發(fā)器

Edge-triggeredJ-KFlip-flop邊沿觸發(fā)J-K觸發(fā)器類似于D觸發(fā)器也要求有建立時(shí)間和保持時(shí)間，但其建立時(shí)間較脈沖觸發(fā)的JK觸發(fā)器為短，因此應(yīng)用更為廣泛。JK觸發(fā)器常用于同步時(shí)序電路中，不過大部分時(shí)序電路采用的是D觸發(fā)器。這是由于D觸發(fā)器只需一個(gè)數(shù)據(jù)輸入端，使得設(shè)計(jì)出的電路更加簡單。DQQ/QJKCLK1CLKQ>

≥1

邊沿觸發(fā)J-K觸發(fā)器(由D觸發(fā)器構(gòu)成的等價(jià)電路)其中：D輸入端的邏輯表達(dá)式為

D＝J?Q＋K?Q而D觸發(fā)器的次態(tài)方程為：

Qn＋1＝D因此，有：

Qn＋1

＝J?Q＋K?Q

≥1

DQQ/QJKCLK1CLKQ>a.電路圖

邊沿觸發(fā)J-K觸發(fā)器的特性：c.邏輯符號(hào)d.工作時(shí)序圖JKCLKQ/Qdd0dd100010100110保持不變保持不變

保持不變0110

變反b.功能表JKCLKQJ>CLKKQQ4.2.9T觸發(fā)器TFlip-flopT觸發(fā)器是一個(gè)計(jì)數(shù)觸發(fā)器，其功能為：當(dāng)T=1時(shí)，每來一個(gè)計(jì)數(shù)脈沖CLK，輸出就變反一次。a.邏輯符號(hào)

T

QCLK>Qb.功能表c.次態(tài)真值表d.簡化次態(tài)真值表TQQn＋1000110110110TCLKQ/Qd0d10d11

保持不變

保持不變

保持不變

變反TQn＋101QQQn＋1=T?Q+T?Qe.次態(tài)方程01001110TQT觸發(fā)器的實(shí)現(xiàn)b.用J-K觸發(fā)器實(shí)現(xiàn)c.T觸發(fā)器典型時(shí)間圖TCLKQa.用D觸發(fā)器實(shí)現(xiàn)CLKTQ/Q＝1

DCLKQQTCLKQ/Q

J

CLK>KQQ無使能控制的T觸發(fā)器

T觸發(fā)器的

T端實(shí)際是一個(gè)使能控制端，當(dāng)

T＝1時(shí)，觸發(fā)器T才處于計(jì)數(shù)狀態(tài)。在一些應(yīng)用場合無需使能控制，這種T觸發(fā)器很容易用D觸發(fā)器及JK觸發(fā)器構(gòu)成，下圖給出了無使能控制端的T觸發(fā)器的邏輯符號(hào)、電路構(gòu)成及工作時(shí)序圖。a.邏輯符號(hào)Q

CLK>Qd.工作時(shí)序圖CLKQb.由D觸發(fā)器構(gòu)成Q/QDCLKQQc.用J-K觸發(fā)器構(gòu)成1J

CLK>KQQ/QQ觸發(fā)器的激勵(lì)表Excitation-tablesS-R鎖存器SRQn+100Q01010111dQQn+1SR000d011d10d111d0/S/RQn+100d01110011QQQn+1SR001d010d10d011d1/S-/R鎖存器次態(tài)真值表激勵(lì)表SRQQCSRQQC觸發(fā)器的激勵(lì)表(續(xù))J-K觸發(fā)器JKQn+100Q01010111QQQn+1JK000d011d10d111d0DQQn+1000010101111QQn+1D000011100111D觸發(fā)器次態(tài)真值表激勵(lì)表DQQ>CLKPRCLRJ>CLKKQQ觸發(fā)器的激勵(lì)表(續(xù))T觸發(fā)器TQQn+1000011101110QQn+1T000011101110次態(tài)真值表激勵(lì)表TCLK>QQ4.3同步時(shí)序電路的分析方法

ClockedSynchronousCircuitAnalysisMethods時(shí)序電路的分析是根據(jù)邏輯電路圖得到反映時(shí)序電路工作特性的狀態(tài)表及狀態(tài)圖。因此，分析工作從組合邏輯的分析著手，一般步驟如下：（1）列出激勵(lì)函數(shù)及輸出函數(shù)表達(dá)式：

激勵(lì)函數(shù)=G(輸入，現(xiàn)態(tài))

Mealy型輸出=F(輸入，現(xiàn)態(tài))Moore型輸出=F(現(xiàn)態(tài))（2）根據(jù)觸發(fā)器的次態(tài)方程得到各個(gè)狀態(tài)的次態(tài)方程：

次態(tài)=Q(輸入，現(xiàn)態(tài))（3）根據(jù)狀態(tài)變量的次態(tài)方程填寫二進(jìn)制狀態(tài)表。同步時(shí)序電路的分析方法(續(xù))（4）根據(jù)輸出表達(dá)式填寫輸出值到二進(jìn)制狀態(tài)表，從而得到二進(jìn)制狀態(tài)輸出表。例1

分析如圖所示電路的特性。（5）每一個(gè)狀態(tài)分配一個(gè)字母狀態(tài)名，從而得到狀態(tài)輸出表。（6）根據(jù)狀態(tài)輸出表，畫出狀態(tài)圖。（7）電路特性描述，確定電路的邏輯功能。下面結(jié)合實(shí)例，對(duì)上述步驟作具體說明。CLK用D觸發(fā)器組成的Mealy型電路XXQ1XQ1Q0D0D1Q0Q1輸出邏輯&&&&&111Q0現(xiàn)態(tài)DCLKQQDCLKQQ≥1≥1次態(tài)邏輯狀態(tài)存儲(chǔ)器&Z激勵(lì)分析步驟如下：（1）列出激勵(lì)函數(shù)及輸出函數(shù)表達(dá)式：

D0

=XQ0+XQ0

D1=XQ1+XQ1Q0+XQ1Q0

Z=XQ1Q0

（2）寫出各狀態(tài)變量的次態(tài)方程。由D觸發(fā)器的次態(tài)方程：Qn+1=D，可得：

Q0n+1=D0Q1n+1=D1

代入D0，D1，則表達(dá)式為：

Q0n+1=XQ0+XQ0Q1n+1=XQ1+XQ1Q0+XQ1Q0（3）填寫二進(jìn)制狀態(tài)表，見表(a)。（4）填寫二進(jìn)制狀態(tài)輸出表，見表(b)。用激勵(lì)/轉(zhuǎn)換表導(dǎo)出狀態(tài)表：XQ1Q0

D1D00000010100110001101110010111011101101100

0001101101101100Q1Q0n+1n+1

Z00000001(a)二進(jìn)制狀態(tài)表

010001101100/001/001/010/010/011/011/000/0

XQ1Q0Q1Q0n+1n+1(b)二進(jìn)制狀態(tài)/輸出表010001101100/001/001/010/010/011/011/000/1XQ1Q0Q1Q0/Zn+1n+1設(shè)定00=A,01=B,10=C,11=D則可得到狀態(tài)輸出表(c)其中：S—現(xiàn)態(tài)Sn+1—次態(tài)（5）寫出狀態(tài)/輸出表(c)狀態(tài)/輸出表（6）根據(jù)狀態(tài)輸出表畫出狀態(tài)圖，見圖(d)。01ABCDA/0B/0B/0C/0C/0D/0D/0A/1XSSn+1

/Z0/0CABD1/01/01/11/00/0X/Z0/00/0(d)狀態(tài)圖由狀態(tài)圖可看出，此電路功能為：當(dāng)輸入4個(gè)“1”時(shí)，輸出為1。假設(shè)從初態(tài)A開始，輸入X為：10110010按照狀態(tài)圖列出狀態(tài)響應(yīng)序列如下：（7）電路特性描述時(shí)鐘節(jié)拍12345678X10110010SABBCDDDASn+1BBCDDDAAZ000000100/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態(tài)圖CLKX

ZQ1Q0(c)脈沖輸入的典型時(shí)間圖CLK輸入(d)觸發(fā)邊沿與讀值01(b)電平輸入的典型時(shí)間圖Q1Q0

ZCLK

XCLKCLK(b)通常的電平輸入時(shí)間圖

X0/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態(tài)圖CLK輸入(d)觸發(fā)邊沿與讀值01Q1Q0

ZQ1Q0

ZCLK

X(b)電平輸入的典型時(shí)間圖CLKXQ1Q0(c)通常的脈沖輸入時(shí)間圖

Z0/0CABD1/01/01/11/00/0X/Z0/00/0(a)狀態(tài)圖CLK輸入(d)觸發(fā)邊沿與讀值01CLKX

ZQ1Q0(c)脈沖輸入的典型時(shí)間圖例2

分析如圖所示電路電路。用JK觸發(fā)器組成的Moore型電路J0Q01ZxyCLKxxxyyyyQ0Q0Q1Q1K0J1K1Q0≥1≥1≥1≥1yJCLKQQKJCLKQQK&&&&&&&分析步驟如下：（1）列出激勵(lì)函數(shù)及輸出函數(shù)表達(dá)式：J0=x?yK0=x?y+y?Q1

J1=x?Q0+y

K1=y?Q0+x?y?Q0Z=Q1?Q0+Q1?Q0Q0n+1=J0?Q0+K0?Q0=x?y?Q0+x?y?Q0+x?Q1?Q0+y?Q1?

Q0Q1n+1=J1?Q1+K1?Q1=x?Q1?Q0+y?Q1+x?y?Q1+y?Q1?Q0

+y?Q1?Q0+x?Q1?Q0

（2）列出狀態(tài)變量的次態(tài)方程：

由JK觸發(fā)器的次態(tài)方程：Qn+1=JQ+KQ，可得：

Z1001100110011001（3）用激勵(lì)/轉(zhuǎn)換表導(dǎo)出狀態(tài)表：J0=x?yK0=x?y+y?Q1J1=x?Q0+yK1=y?Q0+x?y?Q0Z=Q1?Q0+Q1?Q0xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001

00011011101100100110110010110010

Z1001100110011001（3）用激勵(lì)/轉(zhuǎn)換表導(dǎo)出狀態(tài)表：Q1Q0n+1n+1xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001(a)二進(jìn)制狀態(tài)表000110110001101100

100110011110111000110011100010Q1Q0xyQ1Q0n+1n+1(b)二進(jìn)制狀態(tài)/輸出表00011011Z0001101100

1001100111101110001100111000101001Q1Q0/Zn+1n+1xyQ1Q0(4)畫狀態(tài)圖00C/0D/1A/1B/0000000011101111001111010100111X?YC/0D/1A/1B/0X?YX?YX?YX?YX?YX?YX?YYYYY

(5)電路特性說明：此時(shí)序電路有4個(gè)狀態(tài)，狀態(tài)之間的轉(zhuǎn)換由x、y控制：①當(dāng)xy=00時(shí)，原狀態(tài)保持不變；②當(dāng)xy=10時(shí)，狀態(tài)在A→B→C→D→A循環(huán)，并在A、D狀態(tài)時(shí)輸出1。(4)畫狀態(tài)圖00C/0D/1A/1B/0000000011101111001111010100111X?YC/0D/1A/1B/0X?YX?YX?YX?YX?YX?YX?YYYYY

(5)電路特性說明：③當(dāng)xy

為01，11時(shí)，狀態(tài)轉(zhuǎn)換順序與起始狀態(tài)有關(guān)：若起始狀態(tài)為A或C，則狀態(tài)在A、C之間循環(huán)；若起始狀態(tài)為B，則狀態(tài)將是B→D→C→A，然后在A、C之間循環(huán)。例3分析如圖所示電路的特性。QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D12D11Q4Q3/Q4Q2/Q1

&分析步驟如下：（1）列出激勵(lì)函數(shù)及輸出函數(shù)表達(dá)式：

D4=Q3D3=Q2D2=Q1D1=D11?D12=Q4Q3Q1=Q4Q3+Q4Q1

電路的輸出函數(shù)為：Q4、Q3、Q2、

Q1。（2）列出狀態(tài)變量的次態(tài)方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11?D12=Q4Q3+Q4Q1(3)

列出電路次態(tài)真值表Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110（2）次態(tài)方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11?D12

=Q4Q3+Q4Q1(3)

列出電路次態(tài)真值表設(shè)狀態(tài)0000=S0

0001=S10010=S2

???1111=S15

代入左表中，得到狀態(tài)表，見下頁表(b)和(c)。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110(4)

列出狀態(tài)表

和狀態(tài)圖表(b)狀態(tài)表S0S15S7S14S3S12S1S8(c)狀態(tài)圖Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)狀態(tài)表S0S15S7S14S3S12S1S8Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S10S4S13(c)狀態(tài)圖(5)電路特性描述：該電路共有16個(gè)狀態(tài)。只要電路的初始態(tài)為狀態(tài)圖閉合環(huán)中某一狀態(tài)，在時(shí)鐘脈沖作用下，電路將按箭頭所指方向在閉合環(huán)中8個(gè)狀態(tài)間循環(huán)。這是一個(gè)模8步進(jìn)碼計(jì)數(shù)器。時(shí)鐘脈沖就是計(jì)數(shù)信號(hào)，這8個(gè)狀態(tài)稱為“有效序列”。在閉環(huán)以外的8個(gè)狀態(tài)稱為“無效序列”。這種電路稱為格雷碼計(jì)數(shù)器或

Johnson計(jì)數(shù)器，也叫“自恢復(fù)扭環(huán)移位寄存器”。如果將電路改動(dòng)為：D1=D12=Q4，電路就成了單純的扭環(huán)移位寄存器，如圖所示：QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D1Q4Q3/Q4Q2狀態(tài)圖如圖所示：00001111011111100011110000011000(a)有效序列00101101011010101011010001011001(b)無效序列圖(a)中的狀態(tài)循環(huán)符合格雷碼編碼，故為有效序列；

圖(b)中狀態(tài)循環(huán)為無效序列。

無效序列也是一個(gè)獨(dú)立的閉合環(huán)。若電路一旦進(jìn)入無效序列就無法退出，此現(xiàn)象稱為“掛起”。(7)電路“掛起”現(xiàn)象的解決辦法為防止電路處于“掛起”，只有采取強(qiáng)制措施，如：通過對(duì)觸發(fā)器的置位或復(fù)位使電路狀態(tài)處于有效序列狀態(tài)之一；或者設(shè)計(jì)與此有關(guān)的控制線路，使電路狀態(tài)進(jìn)入有效序列狀態(tài)之一，這種控制線路稱為“校正網(wǎng)絡(luò)”。(6)電路“掛起”的根本原因若

n個(gè)觸發(fā)器所表示的2n個(gè)狀態(tài)沒有全部都用作“有效狀態(tài)”，則存在多余狀態(tài)(unseadstates)，在真值表中就會(huì)出現(xiàn)無關(guān)項(xiàng)(“don’t-care”states)。(8)電路“掛起”現(xiàn)象的解決辦法

①無效序列的次態(tài)無關(guān)項(xiàng)全部指向0。

②打斷一處“無效序列鏈”，令其指向有效序列。下面通過研究Johnson計(jì)數(shù)器（自校正Johnson計(jì)數(shù)器）的設(shè)計(jì)過程和技巧，來尋找解決掛起問題的方法和規(guī)律。

③根據(jù)真值表和卡諾圖研究無效序列的生成規(guī)律盡可能只改變某一觸發(fā)器的輸入網(wǎng)絡(luò)，同時(shí)進(jìn)行最簡設(shè)計(jì)。例：設(shè)計(jì)八進(jìn)制步進(jìn)碼計(jì)數(shù)器。需要用4個(gè)觸發(fā)器：

Q4,Q3,Q2,Q1構(gòu)成的16個(gè)組合中：

8個(gè)有效碼

8個(gè)無效碼(無關(guān)項(xiàng))Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010001101000101011001111000100110101011110011011110111100010011dd

dd0111dd

dddd

dddd

dd11110000dd

dddd

dddd

dd1000dd

dd11001110列出次態(tài)真值表根據(jù)次態(tài)真值表，畫出計(jì)數(shù)器的卡諾圖。d1ddd11ddd1dQ2Q1Q4Q3Q4n+1dddd111ddd1dQ2Q1Q4Q3Q3n+1d1ddd111ddddQ2Q1Q4Q3Q2n+11d1ddd11ddddQ2Q1Q4Q3Q1n+1寫出次態(tài)方程

Q4n+1=Q3Q3n+1=Q2Q2n+1=Q1Q1n+1=Q4d1ddd11ddd1ddddd111ddd1dQ3n+1d1ddd111ddddQ2n+11d1ddd11ddddQ1n+1Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110Q2Q1Q4Q3Q4n+100101101011010101011010001011001無效序列：Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110解決掛起問題能解決掛起問題的是“*”的部分。試改變觸發(fā)器Q1的輸入控制函數(shù)D來解決掛起問題。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡注意：Q1n+1=Q4Q3+Q4Q1這就是Johnson計(jì)數(shù)器的設(shè)計(jì)方案。1d1ddd11ddddQ1n+1Q2Q1Q4Q3**Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡修改Q1的輸入來解決掛起問題。修改Q1的輸入來解決掛起問題。1d1ddd11ddddQ1n+1Q2Q1Q4Q30000111101111110001111000001100000101101011010101011010001011001××**Q1n+1=Q4Q3+Q4Q1這就是Johnson計(jì)數(shù)器的設(shè)計(jì)方案。4.4計(jì)數(shù)器Counters計(jì)數(shù)器的狀態(tài)個(gè)數(shù)稱為計(jì)數(shù)器的模。如圖所示的為模m

的計(jì)數(shù)器。S4S5SmS3S2S1計(jì)數(shù)器狀態(tài)圖的一般結(jié)構(gòu)計(jì)數(shù)器的分類：①按功能：加法計(jì)數(shù)器，減法計(jì)數(shù)器，可逆計(jì)數(shù)器②按進(jìn)位方式：串行計(jì)數(shù)器（異步計(jì)數(shù)器）Ripplecounters

并行計(jì)數(shù)器（同步計(jì)數(shù)器）Synchronouscounters③按進(jìn)位基數(shù)：二進(jìn)制計(jì)數(shù)器

Binary-counters

十進(jìn)制計(jì)數(shù)器decimal-counters

任意進(jìn)制計(jì)數(shù)器

n個(gè)觸發(fā)器可以構(gòu)成模m的計(jì)數(shù)器，其中：m≤2n。4.4.1二進(jìn)制串行計(jì)數(shù)器RippleCounters由各種類型的觸發(fā)器所構(gòu)成的串行計(jì)數(shù)器的基本單元⑴一個(gè)n位二進(jìn)制串行計(jì)數(shù)器可