數(shù)字電路邏輯設計 第四章

數(shù)字電路邏輯設計第四章第一頁，共九十九頁，2022年，8月28日目的與要求：

第四章組合邏輯電路掌握組合邏輯電路的定義、特點。2.掌握組合電路的分析方法和設計方法。3.掌握常用中規(guī)模器件及其應用。重點與難點：

組合電路的分析和設計方法。第二頁，共九十九頁，2022年，8月28日

4.1組合邏輯電路分析4.2常用組合邏輯電路的介紹4.3單元級組合邏輯電路的分析方法4.4組合邏輯電路的設計4.5組合邏輯電路中的競爭與冒險

第四章組合邏輯電路第三頁，共九十九頁，2022年，8月28日4.1組合邏輯電路分析

組合邏輯電路概念輸入：邏輯關系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)組合電路的特點電路由邏輯門構成，不含記憶元件輸出與輸入間無反饋延遲回路輸出與電路原來狀態(tài)無關輸出：X1、X2、…、XnF1、F2、…、Fm4.1.1組合邏輯電路概述組合電路某一時刻的輸出僅與該時刻的輸入有關，而與電路前一時刻的狀態(tài)無關。第四頁，共九十九頁，2022年，8月28日例1：試分析圖所示邏輯電路的功能。結論：電路為少數(shù)服從多數(shù)的三變量表決電路。解（1）邏輯表達式（2）列真值表ABCF00000010010001111000101111011111真值表（3）分析電路的邏輯功能多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為04.1.2組合邏輯電路分析4.1組合邏輯電路分析第五頁，共九十九頁，2022年，8月28日例2：電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出表達式

（2）化簡與變換：（3）由表達式列出真值表。

（4）分析邏輯功能：當A、B、C三個變量一致時，輸出為“1”，所以這個電路稱為“一致電路”。000001010011100101110111ABC10000001L真值表4.1組合邏輯電路分析第六頁，共九十九頁，2022年，8月28日4.2常用組合邏輯電路的介紹4.2.1加法器不考慮低位進位,將兩個1位二進制數(shù)相加的邏輯運算半加器的真值表邏輯表達式邏輯電路圖1000C011110101000SBA半加器的真值表C=AB

1.半加器（HalfAdder）邏輯符號圖邏輯符號圖第七頁，共九十九頁，2022年，8月28日1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表全加器進行加數(shù)、被加數(shù)和低位來的進位信號的相加2.全加器（FullAdder）邏輯符號圖邏輯電路圖邏輯表達式全加器真值表4.2常用組合邏輯電路的介紹第八頁，共九十九頁，2022年，8月28日兩個半加器構成一個全加器4.2常用組合邏輯電路的介紹第九頁，共九十九頁，2022年，8月28日3.中規(guī)模4位二進制數(shù)并行加法器1)串行進位加法器----采用四個1位全加器組成低位的進位信號送給鄰近高位作為輸入信號。任一位的加法運算必須在低一位的運算完成之后才能進行。串行進位加法器運算速度不高。4.2常用組合邏輯電路的介紹第十頁，共九十九頁，2022年，8月28日

2)超前進位集成4位加法器74LS28374LS283邏輯符號74LS283引腳圖低位來的進位進位輸出4.2常用組合邏輯電路的介紹第十一頁，共九十九頁，2022年，8月28日74LS283邏輯圖4.2常用組合邏輯電路的介紹第十二頁，共九十九頁，2022年，8月28日3)74LS283的擴展應用例1用兩片74LS283構成一個8位二進制數(shù)加法器在片內是超前進位，而片與片之間是串行進位。4.2常用組合邏輯電路的介紹第十三頁，共九十九頁，2022年，8月28日4.2.2數(shù)值比較器1數(shù)值比較器的邏輯功能輸入輸出ABFA>BFA<BFA=B00001010101010011001

1位比較器真值表1位數(shù)值比較器對兩個1位二進制數(shù)A、B進行比較數(shù)值比較器完成對兩個二進制數(shù)A、B進行大小比較真值表邏輯表達式邏輯圖1位數(shù)值比較器的邏輯圖4.2常用組合邏輯電路的介紹第十四頁，共九十九頁，2022年，8月28日先從高位比起，高位不等時，即可區(qū)別數(shù)值的大小當高位相等，再比較低位數(shù)，比較結果由低位決定2.多位數(shù)值比較器的設計原則4.2常用組合邏輯電路的介紹第十五頁，共九十九頁，2022年，8月28日74LS8574LS85的引腳圖74LS85比較器不僅能完成兩個4位二進制數(shù)的大小比較，還能擴展為更多位數(shù)的數(shù)值比較74LS85的邏輯符號3.集成4位數(shù)值比較器74LS854.2常用組合邏輯電路的介紹第十六頁，共九十九頁，2022年，8月28日74LS85的邏輯電路圖4.2常用組合邏輯電路的介紹第十七頁，共九十九頁，2022年，8月28日輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL74LS85功能表4.2常用組合邏輯電路的介紹第十八頁，共九十九頁，2022年，8月28日用兩片7485組成8位數(shù)值比較器（串聯(lián)擴展方式）低位片高位片低四位高四位輸出在位數(shù)較多或速度有較高要求時應采取并聯(lián)方式4.集成數(shù)值比較器的位數(shù)擴展（串聯(lián)方式）4.2常用組合邏輯電路的介紹第十九頁，共九十九頁，2022年，8月28日例2試比較兩個7位二進制整數(shù)的大小4.2常用組合邏輯電路的介紹第二十頁，共九十九頁，2022年，8月28日4.2.3編碼器編碼編碼器的通用邏輯符號如圖所示：——在選定的一系列二進制數(shù)碼中，賦予每個二進制數(shù)碼以某一固定含義。編碼器——能完成編碼功能的電路。編碼器有n個輸入端,m個輸出端,n和m應滿足什么樣的關系?4.2常用組合邏輯電路的介紹第二十一頁，共九十九頁，2022年，8月28日4輸入二進制碼輸出1.4線─2線編碼器I0

I1I2I3Y1Y0100000010001001010000111（2）邏輯功能表此編碼器的輸入為高電平有效。（1）邏輯框圖4.2常用組合邏輯電路的介紹第二十二頁，共九十九頁，2022年，8月28日2.8線─3線優(yōu)先編碼器741488個信號輸入端/I0～/I7使能輸入端(/ST)3個編碼輸出端(QcQbQa)輸出使能標志(Ys)編碼器工作狀態(tài)標志(Yex)邏輯電路圖4.2常用組合邏輯電路的介紹1)邏輯電路圖第二十三頁，共九十九頁，2022年，8月28日引腳圖邏輯符號圖2)優(yōu)先編碼器74148的邏輯符號圖、引腳圖4.2常用組合邏輯電路的介紹第二十四頁，共九十九頁，2022年，8月28日3)74148的擴展應用用二片74148構成16位輸入、4位二進制碼輸出的優(yōu)先編碼器如圖所示,試分析其工作原理。4.2常用組合邏輯電路的介紹第二十五頁，共九十九頁，2022年，8月28日4.2.4譯碼器譯碼是編碼的逆過程，譯碼即是將輸入的某個二進制編碼翻譯成特定的信號。具有譯碼功能的邏輯電路稱為譯碼器。譯碼是編碼的逆過程，是將輸入的二進制代碼賦予的含義翻譯過來，給出相應的輸出高、低電平信號。常用的譯碼器電路有二進制譯碼器、二-十進制譯碼器和顯示譯碼器。4.2常用組合邏輯電路的介紹第二十六頁，共九十九頁，2022年，8月28日1.二進制譯碼器

二進制譯碼器輸入端若是n位二進制代碼，相應地則有2n個輸出端。對輸入的每一種可能的代碼組合，有且僅有一個輸出信號為有效電平。下圖是2位二進制譯碼器的邏輯電路。4.2常用組合邏輯電路的介紹第二十七頁，共九十九頁，2022年，8月28日由邏輯表達式可得2位二進制譯碼器的真值表如右表所示。輸入輸出A1A0Y0Y1Y2Y3H××HHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL分析此圖可得輸出端的表達式為2位二進制譯碼器真值表4.2常用組合邏輯電路的介紹第二十八頁，共九十九頁，2022年，8月28日2位二進制譯碼器的邏輯符號如圖所示。4.2常用組合邏輯電路的介紹第二十九頁，共九十九頁，2022年，8月28日2.常用中規(guī)模譯碼器1)雙2－4線譯碼器74××139兩個完全獨立2－4線二進制譯碼器；譯碼輸出低電平有效；1個低電平有效譯碼使能端；4.2常用組合邏輯電路的介紹第三十頁，共九十九頁，2022年，8月28日3個輸入端3個控制端8個輸出端2)3－8線譯碼器74××138邏輯符號圖引腳圖邏輯電路圖4.2常用組合邏輯電路的介紹

G1

G2A

G2B

C

B

A

1

1

1

1

1

1

&

&

&

&

&

&

&

&

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1

&

第三十一頁，共九十九頁，2022年，8月28日74××138集成譯碼器功能表輸入輸出G1G2AG2BABCY0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL4.2常用組合邏輯電路的介紹第三十二頁，共九十九頁，2022年，8月28日例3用3—8譯碼器構成4—16譯碼器X0-X3：譯碼輸入E：譯碼控制E=0，譯碼E=1，禁止譯碼X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111譯碼輸入001000000-111譯碼輸入1010014.2常用組合邏輯電路的介紹第三十三頁，共九十九頁，2022年，8月28日3)譯碼器應用數(shù)據(jù)分配器：相當于有多個輸出的單刀多擲開關，將從一個數(shù)據(jù)源來的數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖4.2常用組合邏輯電路的介紹第三十四頁，共九十九頁，2022年，8月28日例4以74LS138為例說明用譯碼器實現(xiàn)數(shù)據(jù)分配器0１0１4.2常用組合邏輯電路的介紹第三十五頁，共九十九頁，2022年，8月28日輸入輸出G1G2BG2AA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74138譯碼器作為數(shù)據(jù)分配器時的功能表4.2常用組合邏輯電路的介紹第三十六頁，共九十九頁，2022年，8月28日abcdfge①數(shù)字顯示框圖②半導體發(fā)光二極管七段顯示器件共陽極顯示器共陰極顯示器顯示器分段布局圖4）七段顯示譯碼器要點亮共陽極顯示的某一段，如何驅動？4.2常用組合邏輯電路的介紹第三十七頁，共九十九頁，2022年，8月28日abcdfgabcdefg111111001100001101101e③七段數(shù)碼顯示原理共陰極顯示器4.2常用組合邏輯電路的介紹第三十八頁，共九十九頁，2022年，8月28日④集成顯示譯碼／驅動器7447(共陽極)、7448(共陰極)邏輯圖4個輸入端3個控制端7個輸出端Ⅰ內部電路（47、48電路相同，僅輸出有效電平不同）第三十九頁，共九十九頁，2022年，8月28日Ⅱ集成顯示譯碼器功能框圖7448功能框圖ABCDagb...LTRBIBI/RBO47/484.2常用組合邏輯電路的介紹第四十頁，共九十九頁，2022年，8月28日Ⅲ集成電路顯示譯碼器7448功能表十進制或功能輸入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHHHHHHHL1H×LLLHHLHHLLLL2H×LLHLHHHLHHLH3H×LLHHHHHHHLLH15H×HHHHHLLLLLLL消隱脈沖消隱燈測試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH4.2常用組合邏輯電路的介紹第四十一頁，共九十九頁，2022年，8月28日Ⅳ集成顯示譯碼器7448控制端信號作用功能輸入BI/RBO輸出字形LTRBIDCBAabcdefg消隱脈沖消隱燈測試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH邏輯功能

滅燈輸入BI/RBO：該控制端有時作為輸入，有時作為輸出。當BI/RBO作輸入使用且BI=0時，無論其他輸入端是什么電平，所有各段輸出a～g為0，所以字形熄滅，故稱“消隱”。

動態(tài)滅零輸出RBO：BI/RBO作為輸出使用時，受控于LT和RBI。當LT=1且RBI=0，輸入代碼DCBA=0000時，RBO=0；若LT=0或者LT=1且RBI=1，則RBO=1。試燈輸入LT：當LT=0時，BI/RBO是輸出端，且RBO=1，此時無論其他輸入端是什么狀態(tài)，所有各段輸出a～g均為1，顯示字形8。

動態(tài)滅零輸入RBI：當LT=1，RBI=0且輸入代碼DCBA=0000時，各段輸出a～g均為低電平，與BCD碼相應的字形熄滅，故稱“滅零”4.2常用組合邏輯電路的介紹第四十二頁，共九十九頁，2022年，8月28日4.2.5數(shù)據(jù)選擇器1、概述在多個通道中選擇其中的某一路，或多個信息中選擇其中的某一個信息傳送或加以處理。將傳送來的或處理后的信息分配到各通道去。數(shù)據(jù)選擇器數(shù)據(jù)分配器多輸入一輸出選擇一輸入多輸出分配4.2常用組合邏輯電路的介紹第四十三頁，共九十九頁，2022年，8月28日2、數(shù)據(jù)選擇器

分類：二選一、四選一、八選一、十六選一一般數(shù)據(jù)選擇器有n個地址端，2n個數(shù)據(jù)輸入端，1個輸出端。數(shù)據(jù)選擇器通用邏輯

符號如圖所示。4.2常用組合邏輯電路的介紹第四十四頁，共九十九頁，2022年，8月28日3.常用中規(guī)模數(shù)據(jù)選擇器(1)雙四選一數(shù)據(jù)選擇器CT74LS1534.2常用組合邏輯電路的介紹第四十五頁，共九十九頁，2022年，8月28日①邏輯符號②功能表

使能端輸出端數(shù)據(jù)輸入公用控制輸入4.2常用組合邏輯電路的介紹第四十六頁，共九十九頁，2022年，8月28日②功能表

③邏輯表達式根據(jù)功能表，器件使能端有效時,可寫出輸出邏輯表達式：4.2常用組合邏輯電路的介紹第四十七頁，共九十九頁，2022年，8月28日(2)八選一數(shù)據(jù)選擇器CT74LS151①邏輯符號②功能表

4.2常用組合邏輯電路的介紹第四十八頁，共九十九頁，2022年，8月28日③邏輯表達式對于2n選1數(shù)據(jù)選擇器，輸出端Y的函數(shù)表達式為：，選擇器處于工作態(tài)4.2常用組合邏輯電路的介紹第四十九頁，共九十九頁，2022年，8月28日(3)數(shù)據(jù)選擇器的功能擴展①四選一選擇器擴展成八選一選擇器4.2常用組合邏輯電路的介紹第五十頁，共九十九頁，2022年，8月28日②八選一選擇器功能擴展字擴展：

組成16選1多路器4.2常用組合邏輯電路的介紹第五十一頁，共九十九頁，2022年，8月28日位擴展：二位八選一的連接方法4.2常用組合邏輯電路的介紹第五十二頁，共九十九頁，2022年，8月28日4.3單元級組合邏輯電路的分析方法4.3.1以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路分析分析步驟：①寫出邏輯表達式；②列出真值表；③分析電路的邏輯功能。第五十三頁，共九十九頁，2022年，8月28日例1分析下圖電路的邏輯功能。例1邏輯電路4.3單元級組合邏輯電路的分析方法第五十四頁，共九十九頁，2022年，8月28日解：①根據(jù)雙4選1數(shù)據(jù)選擇器電路，寫出其輸出邏輯表達式為4.3單元級組合邏輯電路的分析方法第五十五頁，共九十九頁，2022年，8月28日②根據(jù)表達式，寫出邏輯真值表如下表所示。ABCY1Y20000000110010100110110010101011100111111例1邏輯真值表③功能分析

由真值表判斷，此電路是1位全加器功能電路。A是低位的進位CI，B、C是兩個加數(shù)，Y1為全加器的本位和S，Y2為全加器向高位的進位CO。4.3單元級組合邏輯電路的分析方法第五十六頁，共九十九頁，2022年，8月28日4.3.2以優(yōu)先編碼器、超前進位加法器、數(shù)值比較器為核心的組合邏輯電路分析步驟：

①列出邏輯真值表；②分析電路的邏輯功能。4.3單元級組合邏輯電路的分析方法第五十七頁，共九十九頁，2022年，8月28日例2分析下圖所示組合邏輯電路的功能。已知輸入B3B2B1B0為5421BCD碼。例2邏輯電路圖4.3單元級組合邏輯電路的分析方法第五十八頁，共九十九頁，2022年，8月28日解：該電路由1片4位二進制數(shù)比較器和1片4位二進制數(shù)加法器構成，要寫出表達式已經比較困難。可以直接根據(jù)加法器和比較器的功能，列出電路的真值表，如下表所示。NoB3B2B1B0A＞BY3Y2Y1Y00000000000100010000120010000103001100011401000010051000101016100110110710101011181011110009110011001例2電路真值表從真值表可見，電路輸入5421BCD碼時，輸出為8421BCD碼，因此，該電路是一個5421BCD/8421BCD轉換電路。4.3單元級組合邏輯電路的分析方法第五十九頁，共九十九頁，2022年，8月28日4.4組合邏輯電路的設計4.4.1采用小規(guī)模集成器件的組合邏輯電路設計工程上的最佳設計，通常需要用多個指標去衡量，主要考慮的問題有：(1)電路最簡：所用的邏輯器件數(shù)目最少；器件的種類最少；器件之間的連線最少。(2)速度要求：應使所用門電路的級數(shù)最少,以減少延遲。第六十頁，共九十九頁，2022年，8月28日1、采用小規(guī)模集成器件設計組合邏輯電路的設計步驟：(1)根據(jù)對電路功能要求的文字描述，用真值表表示出輸入與輸出的邏輯關系；(2)根據(jù)真值表寫出邏輯函數(shù)表達式；(3)根據(jù)提供的門電路，對邏輯函數(shù)表達式進行化簡或相應變換；(4)根據(jù)邏輯函數(shù)表達式畫出邏輯電路圖。4.4組合邏輯電路的設計第六十一頁，共九十九頁，2022年，8月28日例1用小規(guī)模集成器件設計一個3變量的多數(shù)表決電路。當多數(shù)人同意時，提議通過；否則，提議不通過。解：根據(jù)題意，有3個輸入變量，1個輸出變量。設3個輸入變量分別為A、B、C，輸出變量為F。當輸入同意時用邏輯1表示，不同意為邏輯0；輸出狀態(tài)為邏輯1時表示通過，輸出狀態(tài)為邏輯0時表示否決。得其真值表如下表所示。4.4組合邏輯電路的設計第六十二頁，共九十九頁，2022年，8月28日ABCY00000010010001111000101111011111例1真值表由真值表寫出邏輯函數(shù)表達式：利用公式法或卡諾圖法化簡，得最簡與—或表達式：4.4組合邏輯電路的設計（1）第六十三頁，共九十九頁，2022年，8月28日若采用與非邏輯器件實現(xiàn)，則可以對（1）式兩次求反，變換成與非—與非表達式:根據(jù)⑵式畫出采用與非器件組成的邏輯電路如下圖所示。采用與非器件組成的例1邏輯電路4.4組合邏輯電路的設計（2）第六十四頁，共九十九頁，2022年，8月28日若采用或非邏輯器件實現(xiàn)，則對⑴式進行代數(shù)變換，先得到或與式。再對或與式兩次求反，變換成或非—或非表達式。（3）（4）4.4組合邏輯電路的設計第六十五頁，共九十九頁，2022年，8月28日根據(jù)（4）式畫出采用或非器件組成的邏輯電路如圖所示。當然采用或非器件時，也可以通過對卡諾圖中0格化簡來得到（3）式所表示的最簡或與式。采用或非器件組成的例1邏輯電路若采用與或非邏輯器件實現(xiàn)，則對（4）式進行代數(shù)變換，得到與或非式。4.4組合邏輯電路的設計第六十六頁，共九十九頁，2022年，8月28日2、只有原變量輸入條件下的設計例2在只有原變量輸入，沒有反變量輸入條件下，用與非門實現(xiàn)函數(shù)：F（A，B，C，D）=∑m（4，5，6，7，8，9，10，11，12，13，14）解：用卡諾圖對函數(shù)進行化簡，如圖所示。例2卡諾圖化簡結果為兩次求反，得：（6）（5）4.4組合邏輯電路的設計第六十七頁，共九十九頁，2022年，8月28日有原變量輸入、又有反變量輸入，則5個與非門電路即可完成式（6）功能。現(xiàn)在沒有反變量輸入，第一級反相器需用來產生反變量。所以其邏輯電路如圖所示，電路為3級門電路結構。用9個與非門完成的電路圖4.4組合邏輯電路的設計第六十八頁，共九十九頁，2022年，8月28日但是，上圖所示電路不是最佳結果，如果對式（5）進行合并，得：用5個與非門完成的電路圖4.4組合邏輯電路的設計（7）第六十九頁，共九十九頁，2022年，8月28日式（7）對應的邏輯電路也是3級門結構，雖然比前一個圖少了4個反相器。但仍然不是最佳結果。因為式（5）還可以進行如下的變換:和為化簡中的多余項，現(xiàn)在稱它為生成項，加入這些生成項后，函數(shù)值不會改變，但可以得到最佳邏輯電路圖,只需要４個與非門即可。（8）4.4組合邏輯電路的設計第七十頁，共九十九頁，2022年，8月28日４個與非門完成的電路圖可以看出，在沒有反變量輸入的條件下，組合電路的輸入級器件的多少，取決于所有乘積項所包含尾部因子種類的多少。中間級包含器件的多少，取決于乘積項的多少。因此，為了獲得最佳設計結果，應盡可能減少尾部因子的種類,盡可能地合并乘積項。4.4組合邏輯電路的設計第七十一頁，共九十九頁，2022年，8月28日

采用邏輯函數(shù)對比方法,將要實現(xiàn)的邏輯函數(shù)表達式變換成與器件的邏輯函數(shù)表達式類似的形式。實現(xiàn)單輸出函數(shù)時，一般選數(shù)據(jù)選擇器；實現(xiàn)多輸出函數(shù)時，一般選譯碼器和邏輯門。中規(guī)模組合邏輯電路設計方法:4.4.2采用中規(guī)模集成器件設計組合邏輯電路4.4組合邏輯電路的設計第七十二頁，共九十九頁，2022年，8月28日（3)若器件的輸入端數(shù)少于函數(shù)變量數(shù),則可通過擴展和降維的方法來實現(xiàn)。實現(xiàn)方法:采用邏輯函數(shù)對比方法。對比結果:（1）若表達式與數(shù)據(jù)選擇器的形式完全一致,則直接選用該器件。（2）若器件的輸入端數(shù)多于函數(shù)變量數(shù),則需對多余輸入端進行處理。（一）中規(guī)模組合邏輯電路設計——數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)4.4組合邏輯電路的設計第七十三頁，共九十九頁，2022年，8月28日（1）地址輸入端數(shù)n=函數(shù)變量數(shù)m直接選用該器件方法1:用卡諾圖法比較方法2:用函數(shù)表達式法比較對比結果:4.4組合邏輯電路的設計第七十四頁，共九十九頁，2022年，8月28日解：例1用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：8選1數(shù)據(jù)選擇器的卡諾圖由8選1數(shù)據(jù)選擇器的真值表得函數(shù)F的卡諾圖如圖

比較可以得到D0=0，D1=1，D2=1，D3=1，D4=1，D5=1，D6=1，D7=0，邏輯圖如圖4.4組合邏輯電路的設計第七十五頁，共九十九頁，2022年，8月28日解2：例2用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：將邏輯函數(shù)轉換成最小項表達式：4.4組合邏輯電路的設計第七十六頁，共九十九頁，2022年，8月28日小結:

數(shù)據(jù)選擇器實際上是一個邏輯函數(shù)的最小項輸出器。它不需將函數(shù)化簡為最簡式,只需將輸入變量加到地址輸入端,將邏輯函數(shù)中包含有的最小項在相應的數(shù)據(jù)輸入端加邏輯1,沒有包含的最小項在相應的數(shù)據(jù)輸入端加邏輯0,則在數(shù)據(jù)輸出端輸出的就是邏輯函數(shù)F。利用數(shù)據(jù)選擇器直接實現(xiàn)邏輯函數(shù)的一般步驟：a、將函數(shù)變換成最小項表達式b、將使能端接有效電平c、地址信號作為函數(shù)的輸入變量（注意高低位）d、數(shù)據(jù)輸入作為控制信號4.4組合邏輯電路的設計第七十七頁，共九十九頁，2022年，8月28日

2.地址輸入端數(shù)n>函數(shù)變量數(shù)m當輸入變量較少時,只需將數(shù)選器的高位地址端接地及相應的數(shù)據(jù)輸入端接地。對比結果:4.4組合邏輯電路的設計第七十八頁，共九十九頁，2022年，8月28日

3.地址輸入端數(shù)n<函數(shù)變量數(shù)m

n個數(shù)據(jù)輸入數(shù)，m個最小項。即函數(shù)的最小項數(shù)多于數(shù)據(jù)輸入端數(shù)時,通過①擴展:將選1數(shù)選器擴展成選1數(shù)選器.②降維:將m變量的函數(shù)轉換成為n變量的函數(shù)。對比結果:4.4組合邏輯電路的設計第七十九頁，共九十九頁，2022年，8月28日①擴展法:例3：試用最少數(shù)量的四選一選擇器擴展成八選一選擇器。解：（1）用一片雙四選一數(shù)據(jù)選擇器，實現(xiàn)八個輸入端（2）用使能端形成高位地址，實現(xiàn)三位地址，控制八個輸入。4.4組合邏輯電路的設計第八十頁，共九十九頁，2022年，8月28日例4.用八選一選擇器實現(xiàn)四變量函數(shù)

4.4組合邏輯電路的設計第八十一頁，共九十九頁，2022年，8月28日卡諾圖的維數(shù)——

卡諾圖的變量數(shù)。降維卡諾圖——

某些變量作為卡諾圖內的值。記圖變量——

作為降維卡諾圖中小方格中值的變量。降維圖的作法：若記圖變量為x，對于原卡諾圖中，當x=0時，原圖單元值為F；當x=1時，原圖單元值為G，則在新的降維圖中對應的單元中填入子函數(shù)要求熟練掌握☆降維法：②降維法:

4.4組合邏輯電路的設計第八十二頁，共九十九頁，2022年，8月28日

AB

00

01

11

10

CD

00

01

11

100111000100001011

AB

00

01

11

10

C

0101D100D4變量卡諾圖3變量降維卡諾圖CC+D

0

2變量降維卡諾圖A

B

011

0降維法：4.4組合邏輯電路的設計第八十三頁，共九十九頁，2022年，8月28日例5：用8選1數(shù)據(jù)選擇器實現(xiàn)解：作出F的卡諾圖及3變量降維卡諾圖：

AB

00

01

11

10

CD

00

01

11

101101101100011010

AB

00

01

11

10

C

01D110DD4變量卡諾圖3變量降維卡諾圖

4.4組合邏輯電路的設計第八十四頁，共九十九頁，2022年，8月28日例5的實現(xiàn)電路圖

4.4組合邏輯電路的設計第八十五頁，共九十九頁，2022年，8月28日一個n變量的完全譯碼器的輸出包含了n變量函數(shù)的全部最小項。當譯碼器的使能端有效時，每個輸出（低電平有效）對應相應的最小項的非，即因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以門電路，便可以實現(xiàn)邏輯函數(shù)。4.4組合邏輯電路的設計（二）中規(guī)模組合邏輯電路設計——譯碼器第八十六頁，共九十九頁，2022年，8月28日例6利用3線－8線譯碼器設計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：解：①寫出函數(shù)的最小項之和形式4.4組合邏輯電路的設計第八十七頁，共九十九頁，2022年，8月28日②化為與非－與非式③畫邏輯電路例6譯碼器實現(xiàn)電路4.4組合邏輯電路的設計第八十八頁，共九十九頁，2022年，8月28日例7用譯碼器設計兩個1位二進制數(shù)的全加功能。解：由全加器真值表可得由3-8譯碼器實現(xiàn)全加功能的電路如圖所示用3-8譯碼器組成全加器4.4組合邏輯電路的設計第八十九頁，共九十九頁，2022年，8月28日（三）全加器的應用8421碼輸入余3碼輸出1100例8用74LS283構成8421BCD碼轉換為余3碼的碼制轉換電路8421碼余3碼