EDA技術(shù)課后參考答案(陳炳權(quán),曾慶立)

1《EDA技術(shù)及實例開發(fā)教程》課后習題第一章緒論(7題)2.什么叫EDA技術(shù)？簡述EDA技術(shù)的發(fā)展歷程。系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯3.簡述用EDA技術(shù)設(shè)計電路的設(shè)計流程。答EDA設(shè)計流程包括：設(shè)計準備、設(shè)計輸入、設(shè)計處理、設(shè)計校驗、器件編程、器件測試和設(shè)計驗證。4.什么叫”綜合”和”網(wǎng)表文件”?答:(A)在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。(1)從自然語言轉(zhuǎn)換到VHDL語言算法表配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計自動化中處于核心地位。5.從使用的角度來講，EDA技術(shù)主要包括幾個方面的內(nèi)容？這幾個方面在整個電子系統(tǒng)的設(shè)計中分別起什么作用?答:EDA技術(shù)的學習主要應掌握4個方面的內(nèi)容：①大規(guī)?？删幊踢壿嬈骷?；②硬件描述2語言；③軟件開發(fā)工具；④實驗開發(fā)系統(tǒng)。行的主流廠家的EDA的軟件工具有哪些？比較這些EDA軟件的差異。I(2)Max+plusII是A1tera公司推出的一個使用非常廣泛的EDA軟件工具，它支持原VerilogBDSPBuilder配、仿真和在系統(tǒng)下載。ispExPERT是目前流行的EDA軟件中AA7.簡要闡述EDA技術(shù)的發(fā)展趨勢和應用領(lǐng)域3軟件功能強大。EDA的范疇包括：機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有EDA的應用。第二章VHDL硬件描述語言1、簡述實體(ENTITY)、結(jié)構(gòu)體(ARCHITECTURE)與原理圖的關(guān)系。答：結(jié)構(gòu)來說實體就是原理圖的外觀，結(jié)構(gòu)體中的具體程序就是原理圖中的具體實現(xiàn)。2、子程序調(diào)用與元件例化有何區(qū)別，函數(shù)與過程在具體使用上有何不同。的每一次調(diào)用都生成一個電路邏輯塊。所不同的是，元件的例化將產(chǎn)生一個新的設(shè)計層次，能通過函數(shù)體內(nèi)的RETURN語句來實現(xiàn)，函數(shù)體內(nèi)不能有信號賦值語句；而過程卻可以有的RETURN語句沒有用處，因此不少過程都將其省略了。函數(shù)的調(diào)用只能通過表達式來實現(xiàn)，過程的調(diào)用則是通過過程調(diào)用語句來實現(xiàn)的。3、什么是重載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù)。(2)重載算符有何用處?用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(3)如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。語句就是用來為較大的系統(tǒng)設(shè)計提供管理和工程組織的。配置也是VHDL設(shè)計實體中的一用于設(shè)置VHDL的工作參數(shù)以及工作模式。配置用來選擇實體的多個結(jié)構(gòu)體的哪一個被使5.嵌套BLOCK的可視性規(guī)則是什么？以嵌套BLOCK的語句方式設(shè)計三個并列的3輸入或門。的說明部分進行說明的對象都能在BLOCK說明部分中進行說明。相關(guān)參考代碼：LIBRARYIEEE;46.簡述函數(shù)與過程的異同點，過程與進程的異同點。答：子程序有兩種類型，即過程(PROCEDURE)和函數(shù)(FUNCTION)。函數(shù)和過程都是串值；在函數(shù)入口中，所有參數(shù)都是輸入?yún)?shù)，而過程有輸入?yún)?shù)、輸出參數(shù)和雙向參數(shù)；過點：過程不能像進程那樣可以從本結(jié)構(gòu)體的其他塊或進程結(jié)構(gòu)中直接讀取信號值或者信號賦答：識符用法規(guī)定：(1)只能包含英文字母，數(shù)字，下劃線(2)標識符的首字符只能是字母。故：8、討論數(shù)據(jù)對象信號與變量間的異同處，說明它們的使用對所形成的硬件結(jié)構(gòu)有何影響。客體。信號是指在設(shè)計實體中數(shù)據(jù)交換的一種手段，采用信號對象可以把設(shè)計實體連接在一是對暫時數(shù)據(jù)進行局部存儲，它是一個局部量。信號與變量在使用前都必需先聲明后使用，見(共享變量除外)。信號是硬件中連線的抽象描述，他們的功能是保存變化的數(shù)據(jù)值和連接子元件，信號在元件的端口連接元件。變量在硬件中沒有類似的對應關(guān)系，他們用于硬件特性的高層次建模所需要的計算中。5器。這時它們都具有能夠接受賦值這一重要的共性，而VHDL綜合器并不理會它們在接受時存在的延時特性。9.運算符重載函數(shù)通常要調(diào)用轉(zhuǎn)換函數(shù)，以便能夠利用已有的數(shù)據(jù)類型。下面給出一個新的數(shù)據(jù)類型AGE，并且下面的轉(zhuǎn)換函數(shù)已經(jīng)實現(xiàn)：functionCONV_INTEGER(ARG:AGE)returnINTEGER；請仿照本章中的例子，利用此函數(shù)編寫一個“+”運算符重載函數(shù)，支持用常規(guī)的比較器設(shè)計方法，即直接利用關(guān)系操作符進行編程設(shè)計，或者利用減法器來完成，通過減法運算后的符號和結(jié)果來判別兩個被比較值的大小)。答：略libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycompareisport(a:instd_logic_vector(3downto0);b:instd_logic_vector(3downto0);X,Y,Z:outstd_logic);endcompare;architecturebehaveofcompareisbeginprocess(a,b)beginif(a>b)thenX<='1';Y<='0';Z<='0';elsif(a<b)thenX<='0';Y<='1';Z<='0';ELSEX<='0';Y<='0';Z<='1';endif;6endprocess;endbehave;11.在VHDL編程中，為什么應盡可能使用子類型對類型的取值范圍給予限定。答：由于子類型與其基本數(shù)據(jù)類型屬同一數(shù)據(jù)類型，因此屬于子類型的和屬于基本數(shù)據(jù)類器的最合適的數(shù)目。12、判斷下面3例VHDL程序中是否有錯誤，若有錯誤則指出錯誤原因：程序2程序3⑤程序2：-將“c<=a+b”改成“c:=a+b”entitymuxprocessabselbeginifsel='0'thenc:=a;elsec:=b;endif;--應改成“ifsel='0'thenc<=a;elsec<=b;endif;”⑤增加7“endprocess;”⑥將“two”改成“architectureone”CASE句和IF設(shè)計3-8譯碼器。814、若在進程中加入WAIT語句，應注意哪幾個方面的問題。答：應注意以下問題：①已列出敏感信號的進程中不能使用任何形式的WAIT語句；②一LON語句后面；④在不使用WAITON語句的進程中，敏感信號量應在開頭的關(guān)鍵詞答：略t9SelMMIfclk’eventandclk=’1’thenWhen“00”=>ifCount1=”10011”thenCount1<=”00000”;When“01”=>ifCount1=”00100”thenCount1<=”00000”;When“10”=>ifCount1=”01010”thenCount1<=”00000”;When“11”=>ifCount1=”00110”thenCount1<=”00000”;17.什么是VHDL結(jié)構(gòu)體的行為描述風格，敘述行為描述的優(yōu)缺點。VHDL了所希望電路的功能或者說電路行為，而沒有直接指明或的描述或行為描述。優(yōu)點：抽象程度最高，最能體現(xiàn)VHDL描述高層次結(jié)構(gòu)和系統(tǒng)的能力。缺點：只表示輸入與輸出間轉(zhuǎn)換的行為，它不包含任何結(jié)構(gòu)信息。．結(jié)構(gòu)化描述與調(diào)用子程序有何異同點，VHDL程序中是如何進行結(jié)構(gòu)化描述的？結(jié)構(gòu)答：略答：略20.以數(shù)據(jù)流的方式設(shè)計一個2位比較器，再以結(jié)構(gòu)描述方式將已設(shè)計好的比較器連接起來構(gòu)成一個8位比較器答：略21.采用VHDL進行數(shù)字系統(tǒng)設(shè)計有哪些特點?(1)與其他硬件描述語言相比，VHDL具有以下特點：(2)功能強大、設(shè)計靈活。(3)強大的系統(tǒng)硬件描述能力。(4)易于共享和復用。22.VHDL的基本程序結(jié)構(gòu)由幾部分組成?各部分的功能是什么?單元的集合體(程序包)或預先設(shè)計好的各種設(shè)計實體(元件庫程序包)。因此可以把庫看件調(diào)用說明以及子程序能被更多的VHDL設(shè)計實體方便地訪問和共享，可以將它們收集在一個VHDL程序包中，多個程序包可以并入一個VHDL庫中，使之適用于更一般的訪問和調(diào)用范圍，這一點對于大系統(tǒng)開發(fā)多個或多組開發(fā)人員同步身的含義一樣。配置也是VHDL設(shè)計實體中的一個基本單元，在綜合或仿真中，可以利用配置語句為確定整個設(shè)計提供許多有用信息。23.說明端口模式BUFFER與INOUT有何異同點?BUFFER為緩沖端口，功能與INOUT類似，區(qū)別在于當需要讀入數(shù)據(jù)時，只允許內(nèi)部回讀BUFFER數(shù)值的初始值。。24.用VHD設(shè)計一個實現(xiàn)三輸入的多數(shù)表決器。ty<=a&b&c;ffisX27.用VHDL設(shè)計一個三態(tài)輸出的雙4選1數(shù)據(jù)選擇器。其地址信號共用，且各有個低電平有效的使能端LIBRARYIEEE;ENTITYDUAL_MUX_41ISOUTAAWHEN，BWHEN”001”，CWHEN”010”，DWHEN”011”，‘Z’WHENOTHERS;OUTBAWHEN”000”，BWHEN”001”，CWHEN”010”，DWHEN”011”，‘Z’WHENOTHERS;答：略29.用VHDL設(shè)計實現(xiàn)一百進制的計數(shù)器。co<=’1’WHENcnt=count_valueELSE‘0’;擇值的測試都具有同步性，都依賴于敏感信號的變化。WITH_SECLECT語句根據(jù)滿足的條件，對信號進行賦值，其賦值目標只有一個，且必須是31、將以下程序段轉(zhuǎn)換為WHEN_ELSE語句：NEXT1<="110"1WHENa=’0’ANDb=’1’ELSEdWHENa=’0’ELSEcWHENb=’1’ELSENDone32.以下為一時序邏輯模塊的VHDL結(jié)構(gòu)體描述，請找出其中的錯誤：uxISENDrtl;答：①調(diào)用數(shù)據(jù)類型變換函數(shù)或重載運算符函數(shù)時；②定義UNSIGNED類型的數(shù)據(jù)時。舉LIBRARYIEEE··IFTEMP=””THENTEMP:=”00000000”;36.給出1位全減器的VHDL描述，要求：(1)類似于1位全加器的設(shè)計方法，首先設(shè)計1位半減器，然后用例化語句將它們連接起來，圖2.20中h_suber是半減器，diff是輸出差，s_out是借位輸出，sub_in借位輸入；(2)直接根據(jù)全減器的真值表2.12進行設(shè)計；(3)以1位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語句和生成語句來完成此項設(shè)計(減法運算是x–y-sun_in=diffr)。表2.12全減器真值表答：(1)先設(shè)計一個半減器00X00diff111000oryx,y:INSTD_LOGIC;subin:INSTD_LOGIC;diffr:OUTSTD_LOGIC;ftdiff=>diffr,sin:INSTD_LOGIC;GICodiffr=>c(i),工藝的中小規(guī)模PLD，以及基于查找表(Look-Uptable)技術(shù)，SRAM工藝的大規(guī)模A以上的大規(guī)模設(shè)計，適合做復雜的時序邏輯，如數(shù)字信號處理和各種算法。并闡述主要性能指標的含義。PGA低功耗、低成本，設(shè)計靈活方便，可無限次反復編程，并可現(xiàn)場模擬調(diào)試驗證等特點。3.3CPLD的英文全稱是什么？CPLD的結(jié)構(gòu)主要由哪幾部分組成？每一部分的作用如IO，連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制。邏輯單元邏輯單元)配置單元速度等級43系列FLEX0K代表產(chǎn)品最大用戶RAM/位A多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復編程，并可現(xiàn)場模擬調(diào)試驗證等特(2)間接使用，其方法是首先利用FPGA完成系統(tǒng)整機的設(shè)計，包括最后的電路板的作各種電路系統(tǒng)中不同規(guī)模邏輯芯片功能的實用性仿真，一旦仿真通過，就能為系統(tǒng)配以相(4)專用集成電路ASIC設(shè)計仿真。對產(chǎn)品產(chǎn)量特別大，需要專用的集成電路，或是單真外，有時還有必要使用FPGA對設(shè)計進行硬件仿真測試，以便最后確認整個設(shè)計的可行3.6FPGA的英文全稱是什么？FPGA的結(jié)構(gòu)主要由哪幾部分組成？每一部分的作用如輯塊(CLB)(主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成)、輸入/輸出模塊 (IOB)(主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOBOB外部引腳的接口，它通常排列在芯片的四周；可編程互連資源(PIR)包括各種長度的連線起來，構(gòu)成特定功能的電路。3.7什么叫FPGA的配置模式？FPGA器件有哪幾種配置模式？每種配置模式有什么特A配置模式，分別是主動串行配置模式，主動并行配置模式，外設(shè)配置模式，從動串行配置模PROMEPROM中讀取串行配置數(shù)據(jù)。主動并行配置模式特點：一般配置模式特點：FGPA器件將作為一個微處理器的外設(shè)，配置數(shù)據(jù)由微處理器提供，在微處理器的寫脈沖和片選信號的控制下對FPGA進行數(shù)據(jù)配置。從動串行配置模式特點：該模一種多芯片的配置信號連接方式。任何模式配置的LCA都支持菊花鏈。以主動模式配置的先要借助于FPGA開發(fā)系統(tǒng)，按某種文件格式要求描述設(shè)計系統(tǒng)，編譯仿真通過后，將描述文件轉(zhuǎn)換成FPGA芯片的配置數(shù)據(jù)文件。選擇一種FPGA的配置模式，將配置數(shù)據(jù)裝載置流程如圖4.16所示，包括芯片初始化、芯片配置和啟動等幾個過程第四章1.簡述利用QuartusII和MAX+plusII開發(fā)工具進行數(shù)字系統(tǒng)設(shè)計的一般步驟。件。usgraphicEditorMaxplusTextEditorFileprojectSaveCompile(Max+plusⅡ/WaveformEditor)⑨仿真2.在QuartusII和MAX+plusII開發(fā)工具中，從利用VHDL完成電路設(shè)計到硬件上進行實現(xiàn)答：在QuartusII平臺上使用圖形編輯輸入法設(shè)計電路的操作流程包括編輯、編譯、仿真和編程下載等基本過程。(1)編輯設(shè)計文件。①創(chuàng)建工程項目(Project)②進入圖形編輯方式③選擇元件④編輯圖形文件。(2)編譯設(shè)計文件。在編譯設(shè)計文件前，應先選擇下載的目標芯片，否則系統(tǒng)將以默認的目標芯片為基礎(chǔ)完成設(shè)計文件的編譯。(3)仿真設(shè)計文件。VectorWaveformFileOK件”按鈕，進入QuartusII波形編輯方式。②輸入信號節(jié)點③設(shè)置波形參量④編輯輸入信號⑤波形文件存盤⑥運行仿真器(4)編程下載設(shè)計文件。文本編輯輸入法與圖形輸入法的設(shè)計步驟基本相同。在設(shè)計電路時，首先要建立設(shè)計項目，然后在QuartusⅡ集成環(huán)境下，執(zhí)行LFile4.以一位全加器為例，在QuartusII和MAX+plusII開發(fā)工具中完成完整的設(shè)計過程。計過程：(1)為本項設(shè)計建立文件夾。(2)輸入設(shè)計項目和存盤。打開Mux+plusII，選菜單打開原理圖編輯窗。在原理圖編輯窗中的任何一個位置上點鼠標右鍵，將跳出一個選擇窗，選擇此窗中的輸入元件項EnterSymbol，于是將跳出輸入元件選擇窗。用鼠標雙擊文件庫OK鍵，即可將元件調(diào)入原理圖編輯窗中。如為了設(shè)計半加器，分別調(diào)入元件and2、not、(注意后綴是.gdf)，并存在此目錄內(nèi)。(3)將設(shè)計項目設(shè)置成工程文件.(4)選擇目標器件并編譯.(5)時序仿真.(6)引腳鎖定(7)編程下載(8)設(shè)計頂層文件5.闡述并比較編程與配置二者概念的異同。的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程程。第五章1.怎樣用移位相減實現(xiàn)除法器？2.簡述計數(shù)器電路的分類。答：計數(shù)器的種類很多，按構(gòu)成計數(shù)器中各觸發(fā)器時鐘端連接的方式分為同步計數(shù)器和異步此之外，計數(shù)器還具有可預置數(shù)及可編程等功能.成計數(shù)器根據(jù)應用需要構(gòu)成任意進制的計數(shù)器。目前，中規(guī)模集成計數(shù)器無論是TTL結(jié)S答：摩爾(MOORE)狀態(tài)機(其輸出只是當前狀態(tài)值的函數(shù)，且只有在時鐘邊沿到來時才發(fā)第六章1EDA實驗開