數(shù)字電子技術(shù)基礎(chǔ)-試題-填空3545

數(shù)字電子技術(shù)基礎(chǔ)—試題—填空一、填空題:（每空1分，共10分）1．(30.25)10=(11110.01)2=(1E.4)16。2.邏輯函數(shù)L=+A+B+C+D=(1)。3.三態(tài)門輸出的三種狀態(tài)分別為：高電平、低電平和高阻態(tài)。4.主從型JK觸發(fā)器的特性方程=。5.用4個(gè)觸發(fā)器可以存儲(chǔ)4位二進(jìn)制數(shù)。6.存儲(chǔ)容量為4K×8位的RAM存儲(chǔ)器，其地址線為12條、數(shù)據(jù)線為8條。1．八進(jìn)制數(shù)(34.2)8的等值二進(jìn)制數(shù)為（11100.01）2；十進(jìn)制數(shù)98的8421BCD碼為（10011000）8421BCD。2.TTL與非門的多余輸入端懸空時(shí)，相當(dāng)于輸入高電平。3.圖15所示電路中的最簡(jiǎn)邏輯表達(dá)式為AB。圖15反函數(shù)F。5．二極管的單向?qū)щ娦允峭饧诱螂妷簳r(shí)導(dǎo)通，外加反向電壓時(shí)截止。6．晶體三極管作開(kāi)關(guān)應(yīng)用時(shí)一般工作在輸出特性曲線的飽和區(qū)和截止區(qū)。7．TTL三態(tài)門的輸出有三種狀態(tài)：高電平、低電平和高阻狀態(tài)。8.集電極開(kāi)路門的英文縮寫為OC門，工作時(shí)必須外加上拉電阻和電源。9．一個(gè)2線－4線譯碼器，其輸入端的數(shù)目與輸出端數(shù)目相比較，后者較多。10．輸出n位代碼的二進(jìn)制編碼器，一般有__2n____個(gè)輸入信號(hào)端。11．全加器是指能實(shí)現(xiàn)兩個(gè)加數(shù)和___(低位)進(jìn)位信號(hào)____三數(shù)相加的算術(shù)運(yùn)算邏輯電路。12．時(shí)序邏輯電路的輸出不僅與當(dāng)前輸入狀態(tài)有關(guān)，而且與輸出的原始狀態(tài)有關(guān)。13．與非門構(gòu)成的基本RS鎖存器的特征方程是S+，約束條件是RS=0。RQn14．時(shí)序邏輯電路中，按照觸發(fā)器的狀態(tài)是否同時(shí)發(fā)生變化可分為同步時(shí)序電路和異步時(shí)序電路。15．JK觸發(fā)器當(dāng)J=K=__1___時(shí)，觸發(fā)器Qn+1=Qn。16．用555定時(shí)器構(gòu)成的多諧振蕩器，若充放電回路中有電阻、電容，則該多諧振蕩器形成的脈沖周期T__0．7(R1+2R2)C__。17．A/D轉(zhuǎn)換需要經(jīng)過(guò)采樣、保持、量化和編碼四個(gè)步驟。18．根據(jù)D/A轉(zhuǎn)換器分辨率計(jì)算方法，4位D/A轉(zhuǎn)換器的分辨率為6.7%。19．DAC的轉(zhuǎn)換精度包括分辨率和轉(zhuǎn)換誤差。20．為使采樣輸出信號(hào)不失真地代表輸入模擬信號(hào)，采樣頻率fs和輸入模擬信號(hào)的最高頻率fimax的關(guān)系是fs≥2fimax。21．在A/D轉(zhuǎn)換時(shí)，將一個(gè)時(shí)間上連續(xù)變化的模擬量轉(zhuǎn)換為時(shí)間上離散的模擬量的過(guò)程稱采樣。22．在A/D轉(zhuǎn)換中，用二進(jìn)制碼表示指定離散電平的過(guò)程稱為量化。23．CPLD的含義是復(fù)雜可編程邏輯器件。24．MAX+PLUSⅡ中用于仿真文件的編輯器是波形編輯器。25．MAX+PLUSⅡ中采用圖形編輯器設(shè)計(jì)時(shí)的后綴名為gdf。26．在MAX+PLUSⅡ集成環(huán)境下，為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是被高層次電路設(shè)計(jì)調(diào)用。27．VHDL語(yǔ)言中，實(shí)體定義設(shè)計(jì)的輸入輸出端口。28．STD庫(kù)是VHDL語(yǔ)言的標(biāo)準(zhǔn)庫(kù)，包含了VHDL語(yǔ)言中的標(biāo)準(zhǔn)包集合。29．VHDL語(yǔ)言程序中，關(guān)鍵字實(shí)體的英文是entity。30．VHDL語(yǔ)言程序中，關(guān)鍵字結(jié)構(gòu)體的英文是Architecture。31．VHDL語(yǔ)言程序保存時(shí)的文件名必須與實(shí)體名相同。32．F<=(AANDB)OR(NOTAANDNOTB)運(yùn)算的結(jié)果是ABAB（同或）。33．VHDL語(yǔ)言中，邏輯操作符“NXOR”的功能是同或。1、邏輯代數(shù)的三種基本運(yùn)算規(guī)則代入定理、反演定理、對(duì)偶定理。2、邏輯函數(shù)的描述方法有邏輯函數(shù)式、邏輯圖、波形圖、卡諾圖、邏輯真值表等。3、將8k×4位的RAM擴(kuò)展為64k×8位的RAM，需用16片8k×4位的RAM，同時(shí)還需用一片3線-8線譯碼器。4、三態(tài)門電路的輸出有高電平、低電平和高阻3種狀態(tài)。5、Y=ABC+AD+C的對(duì)偶式為YD=（A+B+C）(A+D)C。6、一個(gè)10位地址碼、8位輸出的ROM，其存儲(chǔ)容量為8K或213。7、若用觸發(fā)器組成某十一進(jìn)制加法計(jì)數(shù)器，需要4個(gè)觸發(fā)器，有5個(gè)無(wú)效狀態(tài)。8、欲將一個(gè)正弦波電壓信號(hào)轉(zhuǎn)變?yōu)橥l率的矩形波，應(yīng)當(dāng)采用施密特觸發(fā)器電路。9、圖2所示電路中，74161為同步4位二進(jìn)制加計(jì)數(shù)器，為異步清零端，則該電路RD為六進(jìn)制計(jì)數(shù)器。10、圖3所示電路中觸發(fā)器的次態(tài)方程Qn+1為。AQn圖圖3．寫出下列公式：=1；=B；=A+B；=AB。4．含用觸發(fā)器的數(shù)字電路屬于時(shí)序邏輯電路（組合邏輯電路、時(shí)序邏輯電路）。TTL、CMOS電路中，工作電壓為5V的是TTL；要特別注意防靜電的是CMOS。5．要對(duì)256個(gè)存貯單元進(jìn)行編址，則所需的地址線是8條。6．輸出端一定連接上拉電阻的是OC門；三態(tài)門的輸出狀態(tài)有1、0、高阻態(tài)三種狀態(tài)。7．施密特觸發(fā)器有2個(gè)穩(wěn)定狀態(tài).，多諧振蕩器有0個(gè)穩(wěn)定狀態(tài)。8．下圖是由觸發(fā)器構(gòu)成的時(shí)序邏輯電路。試問(wèn)此電路的功能是移位寄存器，是同步時(shí)序電路（填同步還是異步），當(dāng)RD=1時(shí)，Q0Q1Q2Q3=0000，當(dāng)RD=0，DI=1，當(dāng)?shù)诙€(gè)CP脈沖到來(lái)后，Q0Q1Q2Q3=0100。QQQQD1111CCCCRRRRFFFFRC1．八進(jìn)制數(shù)(34.2)的等值二進(jìn)制數(shù)為811100.01；十進(jìn)制數(shù)98的8421BCD碼為10011000。2．試寫出下列圖中各門電路的輸出分別是什么狀態(tài)（高電平、低電平）？（其中（A）（B）為TTL門電路，而（C）為CMOS門電路）（A）（B）（C）Y=021Y=12Y=133．一個(gè)JK觸發(fā)器有2個(gè)穩(wěn)態(tài)，它可存儲(chǔ)1位二進(jìn)制數(shù)。4．單穩(wěn)態(tài)觸發(fā)器有一個(gè)穩(wěn)定狀態(tài)和一個(gè)暫穩(wěn)狀態(tài)。施密特觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)、有兩個(gè)不同的觸發(fā)電平，具有回差特性。多諧振蕩器沒(méi)有穩(wěn)定狀態(tài)，只有兩個(gè)暫穩(wěn)態(tài)。以上三種電路均可由555定時(shí)器外接少量阻容元件構(gòu)成。5．常用邏輯門電路的真值表如右ABFFF圖所示，則F、F、F分別123001101屬于何種常用邏輯門。F同23010111或，F(xiàn)與非門，F(xiàn)或1001123非。111016．OC門的輸出端可并聯(lián)使用，實(shí)現(xiàn)__線與____功能；三態(tài)門的輸出狀態(tài)有______0________、1、高阻三種狀態(tài)。7．時(shí)序邏輯電路的輸出不僅和____輸入___有關(guān)，而且還與___電路原來(lái)狀態(tài)____有關(guān)。1．(11001101011.101)=1647.62510=21011001000111.0110001001018421BCD2．已知N的補(bǔ)碼是1.10110101，則N的原碼是1.01001011，反碼是1.10110100。3．假設(shè)Zi為電路的輸出，xi為電路的輸入，yi為電路的狀態(tài)，Zi=fi(x1…xn,y1…yn)，i=1,2…r，Zi描述的是組合邏輯電路；Zi=fi(x1…xn)，i=1,2…r，Zi描述的是時(shí)序邏輯電路。4．5位扭環(huán)形計(jì)數(shù)器的無(wú)效狀態(tài)為22。5．如用0V表示邏輯1，-10V表示邏輯0，這屬于正邏輯。6．不會(huì)出現(xiàn)的變量取值所對(duì)應(yīng)的最小項(xiàng)叫約束項(xiàng)。7．對(duì)160個(gè)符號(hào)進(jìn)行二進(jìn)制編碼，則至少需要8位二進(jìn)制數(shù)。8．邏輯函數(shù)F=ABBC的最小項(xiàng)之和表達(dá)式為ABCABCABCABC。9．三態(tài)門除了輸出高電平和低電平之外，還有第三種輸出狀態(tài)，即高阻態(tài)狀態(tài)。10．RS觸發(fā)器的特性方程為、QSRQn1*_SR=0__。1．二進(jìn)制碼11011010表示的十進(jìn)制數(shù)為218，十六進(jìn)制為DA。2．D觸發(fā)器的特征方程為，JK觸發(fā)器的特QDn1征方程為JQKQ。Qn13．在數(shù)字電路中三極管工作在0和1狀態(tài)，所以數(shù)字電路只有兩個(gè)狀態(tài)。4．A=(-59)，A的原碼是1111011，補(bǔ)碼是101000101。5．使用與非門時(shí)多余的輸入端應(yīng)接高電平，或非門多余的輸入端應(yīng)接低電平。6．如果對(duì)72個(gè)符號(hào)進(jìn)行二進(jìn)制編碼，則至少要7位二進(jìn)制代碼。7．函數(shù)，其反函數(shù)為，AAB(ACD)YAABA(CD)對(duì)偶式為AAB(ACD)。8．邏輯符號(hào)如圖一所示，當(dāng)輸入，輸入BA"0"為方波時(shí)，則輸出F應(yīng)為方波。9．電路如圖二所示，則輸出F的表達(dá)式為Y=ABC。A≥1F"0"B圖圖10．邏輯函數(shù)的表示方法真值表、邏輯表達(dá)式、邏輯圖、卡諾圖。11．欲構(gòu)成能記最大十進(jìn)制數(shù)為999的計(jì)數(shù)器，至少需要三片十進(jìn)制加法計(jì)數(shù)器，或三片4位二進(jìn)制加法計(jì)數(shù)器芯片。12．時(shí)序邏輯電路中一定是含觸發(fā)器。13．五位扭環(huán)開(kāi)計(jì)數(shù)器的無(wú)效狀態(tài)有22。14．若一個(gè)邏輯函數(shù)由三個(gè)變量組成，則最小項(xiàng)共有8。1．=(D5=(213(11010101)))=2(100101=16(11101110(－00101)2))補(bǔ)碼01000111=(原碼(14)=(1000010100))8421BCD碼余3碼2．對(duì)于JK觸發(fā)器的兩個(gè)輸入端，當(dāng)輸入信號(hào)相反時(shí)構(gòu)成D觸發(fā)器，當(dāng)輸入信號(hào)相同時(shí)構(gòu)成T觸發(fā)器。3．組合邏輯電路的冒險(xiǎn)現(xiàn)象是由競(jìng)爭(zhēng)引起，表現(xiàn)為尖峰脈沖。4．常見(jiàn)的脈沖產(chǎn)生電路有多諧振蕩器，常見(jiàn)的脈沖整形電路有施密特觸發(fā)器。5.觸發(fā)器有2個(gè)穩(wěn)態(tài)，存儲(chǔ)8位二進(jìn)制信息要8個(gè)觸發(fā)器。6.米利型時(shí)序電路輸出信號(hào)與輸入和觸發(fā)器狀態(tài)有關(guān)，沒(méi)有輸入變量的時(shí)序電路又稱穆?tīng)栃碗娐贰?.如果某計(jì)數(shù)器中的觸發(fā)器不是同時(shí)翻轉(zhuǎn)，這種計(jì)數(shù)器稱為異步計(jì)數(shù)器，n進(jìn)制計(jì)數(shù)器中的n表示計(jì)數(shù)器的計(jì)數(shù)狀態(tài)個(gè)數(shù)，最大計(jì)數(shù)值是n-1。(圖一)1．邏輯函數(shù)有四種表示方法，它們分別是（真值表）（邏輯圖）（邏輯表達(dá)式）（卡諾圖）。2．將2004個(gè)“1”異或起來(lái)得到的結(jié)果是（0）。3．由555定時(shí)器構(gòu)成的三種電路中，（施密特觸發(fā)器）（單穩(wěn)態(tài)觸發(fā)器）是脈沖的整形電路。4．TTL器件輸入腳懸空相當(dāng)于輸入（高）電平。5．基本邏輯運(yùn)算有:（與）、（或）和（非）運(yùn)算。6．采用四位比較器對(duì)兩個(gè)四位數(shù)比較時(shí)，先比較（最高）位。7．觸發(fā)器按動(dòng)作特點(diǎn)可分為基本型、（同步型）、（主從型）和邊沿型；8．如果要把一寬脈沖變換為窄脈沖應(yīng)采用（積分型單穩(wěn)態(tài)）觸發(fā)器9．目前我們所學(xué)的雙極型集成電路和單極型集成電路的典型電路分別是（TTL）電路和（CMOS）電路。10．施密特觸發(fā)器有（2）個(gè)穩(wěn)定狀態(tài).，多諧振蕩器有（0）個(gè)穩(wěn)定狀態(tài)。11．?dāng)?shù)字系統(tǒng)按組成方式可分為功能擴(kuò)展電路、功能綜合電路兩種；12．兩二進(jìn)制數(shù)相加時(shí)，不考慮低位的進(jìn)位信號(hào)是（半）加器。13．不僅考慮兩個(gè)本位（低位）相加，而且還考慮來(lái)自_低位進(jìn)位相加的運(yùn)算電路，稱為全加器。14．時(shí)序邏輯電路的輸出不僅和該時(shí)刻輸入變量的取值有關(guān)，而且還與該時(shí)刻電路所處的狀態(tài)有關(guān)。15．計(jì)數(shù)器按CP脈沖的輸入方式可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。16．觸發(fā)器根據(jù)邏輯功能的不同，可分為RS觸發(fā)器、T觸發(fā)器、Tˊ觸發(fā)器、JK觸發(fā)器、D觸發(fā)器等。17．根據(jù)不同需要，在集成計(jì)數(shù)器芯片的基礎(chǔ)上，預(yù)置數(shù)法、進(jìn)位輸出置最小數(shù)法等方法可以實(shí)現(xiàn)任意進(jìn)制的通過(guò)采用反饋歸零法、技術(shù)器。18．4.一個(gè)JK觸發(fā)器有2個(gè)穩(wěn)態(tài)，它可存儲(chǔ)1位二進(jìn)制數(shù)。19．若將一個(gè)正弦波電壓信號(hào)轉(zhuǎn)換成同一頻率的矩形波，應(yīng)采用多諧振蕩器電路。20．把JK觸發(fā)器改成T觸發(fā)器的方法是J=K=T。1．邏輯代數(shù)的三個(gè)重要規(guī)則是代入規(guī)則、對(duì)偶規(guī)