電子電路EDA技術(shù)自考筆記(2021年-2022年)

2021-20222021-20222020年《電子電路EDA》自考筆記文檔概述￡此文當(dāng)時(shí)本人自考過(guò)程中總結(jié)寫(xiě)下的筆記文檔，所有文字都是手動(dòng)一個(gè)一個(gè)碼出來(lái)的，學(xué)習(xí)的源本為《電子電路EDA》,練習(xí)題為學(xué)校老師發(fā)的練Al題說(shuō)一下我的備考步驟：第一步：把書(shū)全?部看一遍.大概了解書(shū)里面的內(nèi)容「為做題做準(zhǔn)備第二步t做題.總結(jié)，做筆記.這一部是比較關(guān)鍵的一部.通過(guò)這一步幾乎可以了解到所有知識(shí)點(diǎn)和考點(diǎn)，把所有考點(diǎn)都記錄到w口沁文檔,第三步上背口逋過(guò)第二部的有了所有知識(shí)點(diǎn)的時(shí)口廣6文檔.那芻第三部就只管背就可以了.坐公交的時(shí)候背，沒(méi)事的時(shí)候背，睡前背,那么考試就完全口k了I這一科有程序題，程序題就看以往的考試題，程序題基本上都一樣，有規(guī)律可循的，按著模子套就可以了），我參加的是202。年R月份的考試，下面是我考試結(jié)果？L現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)概述如利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的特點(diǎn)士1）軟件硬硬件軟化；軟件硬化是指所有的軟件設(shè)計(jì)最后轉(zhuǎn)化成硬件來(lái)實(shí)現(xiàn),用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的特?fù)Q是由EDA開(kāi)發(fā)軟件自動(dòng)完成的；硬件軟化是指硬件的設(shè)計(jì)使用軟件編程的方式進(jìn)行，盡管1目標(biāo)系統(tǒng)是硬件，但整?個(gè)設(shè)計(jì)和修改過(guò)程如同完成軟件設(shè)訃一樣方便和高效.2）自頂向卜（t叩-down）的設(shè)計(jì)方法；特點(diǎn)：（U基于可編程邏輯器件PLD和EM開(kāi)發(fā)工具支撐<21采用系統(tǒng)級(jí)'電路級(jí).門(mén)級(jí)的逐級(jí)仿真技術(shù)，以便及早發(fā)現(xiàn)問(wèn)題，進(jìn)而修改設(shè)計(jì)方窠OJ現(xiàn)代的電子應(yīng)用系統(tǒng)正向模塊化發(fā)展j或者說(shuō)向軟硬核組合的方向發(fā)展.對(duì)于以往成功的設(shè)計(jì)成果稍作修改、組合就能投入再利用』從而產(chǎn)生全新的或派生的設(shè)計(jì)模塊{4）由于采用的是結(jié)構(gòu)化開(kāi)發(fā)手段同實(shí)現(xiàn)多人笫任務(wù)的并行工作方式，使更雜系統(tǒng)的設(shè)計(jì)規(guī)模和效率大幅度提高已分）在選擇器件的類(lèi)型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度口分13）集設(shè)計(jì)、仿真和測(cè)試于一體；4）在系統(tǒng)可現(xiàn)場(chǎng)編程?在線升級(jí)；5丁設(shè)計(jì)工作標(biāo)準(zhǔn)化模塊可移置共享”3數(shù)字系統(tǒng)中的4sle可分為兩大類(lèi)tl）全定制ASK這中設(shè)十方式可以最大限度的突現(xiàn)電路的性能優(yōu)化.要求設(shè)計(jì)人員具有半導(dǎo)體材料和工藝技知識(shí),還具有完整的系統(tǒng)和電路設(shè)計(jì)的工作經(jīng)驗(yàn)?設(shè)計(jì)成本高十設(shè)計(jì)周期長(zhǎng)和成本非常高，由場(chǎng)風(fēng)險(xiǎn)羋常大，因此多用于大批量的A51c產(chǎn)品（2）半定制ASIC用戶(hù)僅考慮電路邏輯功能和各功能模塊之間的合理連接即可3,現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程（1）設(shè)計(jì)推備在設(shè)計(jì)之前，首先要進(jìn)行方案論證.系統(tǒng)設(shè)計(jì)和器件選擇等設(shè)計(jì)準(zhǔn)備工作.設(shè)il者首先要根據(jù)任務(wù)要求,判明系統(tǒng)指標(biāo)的可行性（2）設(shè)計(jì)愉入設(shè)計(jì)輸入是設(shè)沖者將所設(shè)計(jì)的系統(tǒng)或電路以ED山開(kāi)發(fā)軟件要求的某種形式表示出來(lái)I并送入計(jì)算機(jī)的過(guò)程主要設(shè)計(jì)輸入方式是:原理圖設(shè)計(jì)，程序設(shè)計(jì)法、狀態(tài)機(jī)設(shè)計(jì)、IP模塊使用等方法（3）設(shè)計(jì)處理設(shè)計(jì)處理是從設(shè)計(jì)輸入文件到生成編程數(shù)據(jù)文件的編譯過(guò)程j這是器件沒(méi)十中的核心環(huán)節(jié)設(shè)計(jì)處理的過(guò)程：1）邏輯優(yōu)化和綜合2）映射3）布局和希線4）生成編程數(shù)據(jù)文件（4）設(shè)許校驗(yàn)，包括功能仿真時(shí)序仿.直和器件測(cè)試（5）器件編程編程是把系統(tǒng)設(shè)計(jì)的下載或配置文件.通過(guò)編程電纜按一定的格式裝入一個(gè)或多個(gè)PLD的編程存儲(chǔ)單元』用于定義PL口內(nèi)部模塊的邏輯功能以及它們的相互連接關(guān)系j以便進(jìn)行硬件調(diào)試和器件測(cè)試小4,電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展大致可分為CAD,CAE和EDA階段5,傳統(tǒng)設(shè)計(jì)方法和EDA設(shè)計(jì)方法的區(qū)別傳統(tǒng)設(shè)計(jì)方法是否底向上,EM設(shè)十方法是自頂向F自頂向下設(shè)計(jì)方式『月頂向下首先從系統(tǒng)設(shè)計(jì)入手,在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì),井在系統(tǒng)級(jí)采用仿真手段驗(yàn)證設(shè)計(jì)的正確生然后再逐級(jí)設(shè)計(jì)低層的結(jié)構(gòu)不同之處傳統(tǒng)設(shè)計(jì)方法EDA設(shè)計(jì)方法手動(dòng)設(shè)計(jì)硬軟件分離原理圖方式設(shè)計(jì)系統(tǒng)功能固定不易仿真難測(cè)試修改自動(dòng)設(shè)計(jì)打破硬軟件屏障原理圖WHDL語(yǔ)言等多種設(shè)計(jì)方式系統(tǒng)功能易變易仿真易測(cè)試修改模塊難移置共享設(shè)計(jì)周期長(zhǎng)設(shè)計(jì)工作標(biāo)準(zhǔn)化，模塊可移置共享設(shè)計(jì)周期短11EDA軟件簡(jiǎn)介.EDA軟件工具大致可分為如下五個(gè)模塊模塊一:設(shè)計(jì)輸入編輯器.模跳二:HDL統(tǒng)合普度將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電踣的重要工具模埃三:仿真器.仿真器有基于元件的仿真器和HDL仿真器口基于元件的仿真器缺乏靈活性和通用性系統(tǒng)仿真的重要性：在EDA設(shè)計(jì)技術(shù)中,仿真的地位十分重要「行為模型的表達(dá).電子系統(tǒng)的建模。邏輯電路的驗(yàn)證乃至門(mén)級(jí)系統(tǒng)的測(cè)試―每一步都離不開(kāi)仿真器的模擬檢測(cè)，各設(shè)計(jì)環(huán)節(jié)的仿真仍然是整個(gè)EDA工程流程中最耗時(shí)間的一個(gè)步3黑因此HDL仿真器的仿真速度?仿真的準(zhǔn)確性和易用性稱(chēng)為衢最仿真器的重要指標(biāo)口模弗四:適配器（或稱(chēng)布局,布線器）,適配器利用綜合器產(chǎn)生的網(wǎng)表文件?模塊的綜合模型以及用戶(hù)設(shè)置的約束條件共同完成適配過(guò)程?最后輸出的是符合杵廠商定義的下載文件，用于下載到FPGA/CPLD器件中以最終實(shí)現(xiàn)設(shè)計(jì)模塊五:下載器（或稱(chēng)編程器3下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的下載文件下載到具體的FPGA芯片中,實(shí)現(xiàn)硬件設(shè)計(jì)，也叫芯片的編程/配置.下載軟件一股由可編程邏輯器件廠提供，或嵌入到EDA開(kāi)發(fā)軟件中2.基于原理圖的設(shè)計(jì)原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電蹄系統(tǒng)設(shè)計(jì).輸入設(shè)計(jì)方法容易實(shí)現(xiàn)仿真P便于信號(hào)觀察和電路調(diào)整lrXitMx軟件ISEFoundation可編程邏輯設(shè)計(jì)軟件■PlatformStudio浜入式開(kāi)發(fā)工具套件1PlarAhead設(shè)計(jì)和分析工具］eChipSccpePro軟邏輯分析儀調(diào)試工周在線片邏輯器件SystemGereratcr數(shù)字:信號(hào)處理系統(tǒng)設(shè)計(jì)工具：1AeHDSP系統(tǒng)綜合工具口ISEFoundation工，綜合描述:（妨,粽合就是將描述電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的「可叮FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件（2）,綜合可理解為?將軟件描述與硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程j并且這種映射關(guān)系不是唯一的心）,為實(shí)現(xiàn)系統(tǒng)的速度、而積.性能的要求，需要戲綜合加以約電林為綜合約束XSTS是川inx提供的綜合工具，(1)在綜合前』可以打升綜合屬性設(shè)置對(duì)話恒設(shè)置與綜合的全局目標(biāo)和整體策略相關(guān)的參數(shù)(2)該綜合?器在綜合后,可以提供蹤合報(bào)告.綜合產(chǎn)生的寄存器傳輸級(jí)模塊符號(hào)和模塊內(nèi)部邏懼結(jié)構(gòu)等信息ISEFoundation描述(1)在應(yīng)用匹EFoundation進(jìn)行開(kāi)發(fā)設(shè)計(jì)過(guò)程中』在進(jìn)行仿真前，可以運(yùn)用HDL唔言編寫(xiě)或者HDLBcncK田規(guī)劃和設(shè)計(jì)加到待測(cè)試模塊的輸人激勵(lì).P142)(2)在ISEFoundation中j可以用妁束編輯器編輯約束文件,以達(dá)到系統(tǒng)設(shè)計(jì)所要求的速度，資源、引腳位置等要求(3)ISEF<juncht心n在綜合工具上還可以?xún)?nèi)嵌Me口torGraphi匚公司.Synplidty公司的產(chǎn)品實(shí)現(xiàn)無(wú)縫酢接.(第三方工具)(4)J$EFound就口口軟件是ISEDesignSuitelCU套件的核心ISEDesignSuitelOA整合了加H鈿的嵌入式號(hào)揖p和邏輯設(shè)計(jì)的誰(shuí)工具ISEFQundatWn允許在一個(gè)工程項(xiàng)目中同時(shí)存在VerilogHDL.VHDL和原理圖等多種形式的設(shè)計(jì)源文件l$EFoundation是一套完整的FFGA設(shè)計(jì)工具，涵蓋了輸人?綜合、實(shí)現(xiàn),驗(yàn)證和置五大功能(7)測(cè)試激勵(lì)生成器HDLBENCHImpact實(shí)現(xiàn)FPGA/CPLD的配置和通信ISEFouMatQn集成工具中的PACE可以編輯與。引腳和而枳約束相關(guān)的用戶(hù)明束文件物理實(shí)現(xiàn)包括步驟(1)轉(zhuǎn)換工具<2)映射工具(司，旅局布線工具VerilogVerilog基本結(jié)構(gòu)加山口自程序描述必須位于關(guān)鍵字：modufe和endmodule之間<■其基本結(jié)構(gòu)是土模史名、端□說(shuō)明、I/O端口聲明、各類(lèi)型變量聲明和模塊功能(1)模塊名j端口說(shuō)明:如:module模塊?！甓丝?端口2+端口3由=1"?端口N)：模塊名是必須的,端口名是一個(gè)可選項(xiàng)工1)當(dāng)模塊與外界沒(méi)有信息交互.無(wú)端口連接時(shí)+就不需要端□宅羅列2)當(dāng)模均與外界有信息交互式，端口名就必須羅列H(2)I/O(輸入/輸出)端口說(shuō)明所有的端口都必須說(shuō)明端口類(lèi)型,位定U1）輸人端口1格式為上input[width-l:Oj2、輸出端口口utput[widtind:。端口名L端口名21…「端口名n3）輸入/輸出端口:Jt聲叫格式為nout[卬曲h-1劃端口名L端口名，….端口名n;width是端口的也寬，如果無(wú)位寬說(shuō)明，系統(tǒng)將默認(rèn)位宛為，例如，inputl7:0]data加；〃一個(gè)常為d染 a風(fēng)位寬為8位.的輸入數(shù)據(jù)output名為S和匚Q位寬均為1位的兩個(gè)輸出數(shù)據(jù)（3）數(shù)據(jù)類(lèi)型說(shuō)明（各類(lèi)型變量聲明）Verilog中變量的物理數(shù)據(jù)分為線型和寄存器型口這兩種類(lèi)型的變量在定義時(shí)要設(shè)置位宛十缺省為1位小變量的每位可以是61,X.九其中k代表一個(gè)未被預(yù)置初始狀態(tài)的變量或者是由于由兩個(gè)或宅個(gè)驅(qū)動(dòng)陡置試圖將之設(shè)建為不同的值而引起的沖突型線型變量.工代表高阻狀態(tài)或浮空量.兩者的區(qū)別是？即存器型數(shù)據(jù)保持最后一次的賦值.而線型數(shù)據(jù)需要持續(xù)的驅(qū)動(dòng)線型數(shù)據(jù)包括wigwmnH朋口『：線型變量如果變量說(shuō)明后為賺值缺省值是zwire只能被assign連續(xù)賦值.reg只能在initialfl]always中時(shí)值nwire任用在連續(xù)虢值語(yǔ)句中,而「理使用在過(guò)程賦值語(yǔ)句中基本概念語(yǔ)法約定數(shù)據(jù)類(lèi)型：tl）常量工數(shù)字2）4位寬A用二進(jìn)制表示的數(shù)字的位數(shù)I如果玦省J位寬由具體機(jī)器系統(tǒng)決過(guò)（至少為才4進(jìn)制，:可以用四種進(jìn)制表示二進(jìn)制也或B）,八進(jìn)制9或0）、十進(jìn)制d或D十六進(jìn)制6或H）.玦省時(shí)為十進(jìn)制七*數(shù)值》:可以是所選進(jìn)制表述的任意有效數(shù)字j包括不定位丈和高阻態(tài).當(dāng)＜數(shù)值下位寬大于指定的大小時(shí)，截去高位例如SbllOOllOOII位定為8的二進(jìn)制數(shù)上表示二進(jìn)制hlf23il十六進(jìn)制數(shù),采用機(jī)器的默認(rèn)位寬2bU0xll表示2bs.因?yàn)楫?dāng)數(shù)值大于指陞的大小時(shí)串截去高位16hl20xll位寬為16位的十六進(jìn)制數(shù),其值的二進(jìn)制表示為16b0001z2000o0可在數(shù)字之間使用下劃線.對(duì)數(shù)字進(jìn)行分隔，下劃線只增加數(shù)字的可讀性,在編階段將被忽略「如8irbliOOtl0O參數(shù)型（paEEwter）:可以用parrnmla為關(guān)鍵詞-指定一個(gè)標(biāo)識(shí)符（即名字）來(lái)代表個(gè)常數(shù)，參數(shù)的定義常用在信號(hào)位寬定義，延遲時(shí)間定義等位置，以增加程序的可讀性方便程序的修改?其格式為

門(mén)級(jí)建模L門(mén)的類(lèi)型Verilog定義了兩類(lèi)基本的邏輯門(mén)：與/或門(mén).緩沖，非門(mén)類(lèi).稱(chēng)為預(yù)定義的邏圜」數(shù)據(jù)流■建模34L表達(dá)式、運(yùn)算符和操作數(shù)運(yùn)算符和操作數(shù)構(gòu)成的表達(dá)式是數(shù)據(jù)流建模的基礎(chǔ)1.按位運(yùn)算行按位運(yùn)算符有取反W,與⑻，或⑴.異或【叫和同或「產(chǎn))說(shuō)明：(1| 取反運(yùn)算是單目運(yùn)算符『其余是雙目運(yùn)算符(2J 按位運(yùn)算是對(duì)操作數(shù)中的每一位進(jìn)行按位操作u若兩個(gè)數(shù)的位寬不相同,系統(tǒng)先將兩個(gè)操作數(shù)右對(duì)齊，較短的操作數(shù)左端補(bǔ)6使得兩個(gè)操作數(shù)位寬相W然后再按位運(yùn)算口(3) 注意按位運(yùn)算和邏輯運(yùn)算的差別,邏輯運(yùn)算結(jié)果是一個(gè)一位的邏輯值,按位運(yùn)算產(chǎn)生一個(gè)與較長(zhǎng)位寬操作數(shù)等寬的數(shù)值小2.拼接運(yùn)算符上什可以將兩個(gè)或多個(gè)操作數(shù)的某些為拼接起來(lái)林為一個(gè)操作數(shù)：如B35行為建模351.賦值語(yǔ)句賦值分為連續(xù)賦值即過(guò)程賦值Inputoutput默認(rèn)是wirewire只能被己蕓igc連城賦值十reg只能在油讓ial和always中賊值二wire使用在連續(xù)賦值語(yǔ)句中.而「由使用在過(guò)程賦值語(yǔ)句中連續(xù)賦值：1）語(yǔ)法I-..有黃砧事assign”來(lái)標(biāo)識(shí)：2）連續(xù)出情只能用=2）左他披出他的散據(jù)類(lèi)型必須是線網(wǎng)型燉據(jù)，而「113）連續(xù)飆伯瑞向不除出現(xiàn)在限程快斗?門(mén)口讓Iml/mM日岸）;4?連續(xù)賦情請(qǐng)向主霍用來(lái)對(duì)絹仆邏輯避行船模以肢找網(wǎng)赦據(jù)時(shí)世行描述,5）連續(xù)賦值鐳句產(chǎn)生作用后，賦值表達(dá)式中借嗎的任何受他都急立即被反映到賦值線阿里數(shù)據(jù)的取值上?過(guò)程賦值分為兩種！阻塞賦值仁》和非阻塞！K值（<二，1）語(yǔ)法上,沒(méi)有關(guān)鍵詞?蛔g優(yōu)承過(guò)程驅(qū)值使用阻塞賦值心）和非阻塞賦值t<=）21左陲被膿曲的數(shù)據(jù)集皇必婉是寄存器類(lèi)型的變量（reg：:3）述程性連續(xù)域值語(yǔ)句只能出現(xiàn)在過(guò)程塊斗」，4）過(guò)程性連續(xù)曲值語(yǔ)句主要用來(lái)對(duì)時(shí)序遺輯電珞進(jìn)行行為描逑］5）在過(guò)程賦值舉句的情況下d只有在過(guò)程跑值語(yǔ)句被推行時(shí)才執(zhí)行賦值攆作,語(yǔ)句執(zhí)行完后被賦值狂的取也不再受翎求值表達(dá)式的影晌：阻塞賦值和非阻塞賦值區(qū)別：口）阻塞賦值:表示符號(hào)“二*?必須是阻塞賦值完成后j才進(jìn)行F一條語(yǔ)句的執(zhí)行;賦值一旦完成，等號(hào)左邊的變量值立刻發(fā)生變化⑶非阻塞啾值:表示符號(hào)“二「非阻塞膩值在賦值開(kāi)始時(shí)討算表達(dá)式右邊的值』到了本次仿真周期結(jié)束時(shí)才更新被賦值變量（即賦值不立刻生效）;非奧塞賦值允許埃中其他話句的同時(shí)執(zhí)行（2分八在同一個(gè)順序塊也非咀塞賦值表達(dá)式的書(shū)寫(xiě)順序;不影響賦值的結(jié)果3.52結(jié)構(gòu)結(jié)構(gòu)化語(yǔ)句一個(gè)模塊中可以有多個(gè)ii和atwavs.語(yǔ)句「每個(gè)ini塊.Hw3”代表著一個(gè)獨(dú)立的工作單元,七論這西種諳句在模塊中書(shū)寫(xiě)順序的前后如何j它們?cè)诜抡嬉婚_(kāi)始都同時(shí)執(zhí)行Alwavs：觸發(fā)信號(hào)可以是多個(gè)也可以是單個(gè)其間用口「連接觸發(fā)事件只要產(chǎn)生一次,always就會(huì)執(zhí)行一次不同的葡研戶(hù)模塊不能執(zhí)行相同的操祚,否則會(huì)出現(xiàn)競(jìng)爭(zhēng)Posedge時(shí)鐘上升3.6.VerilogHDL的綜合設(shè)計(jì)邏輯綜合就是使用EDA綜合工具j將用HDL話音描述的寄存器傳輸級(jí)電路轉(zhuǎn)化成門(mén)級(jí)網(wǎng)表U恒分）包含了三個(gè)過(guò)程:轉(zhuǎn)化已分），優(yōu)化（1分）映射（1分）37有限狀態(tài)機(jī)1.有限狀態(tài)機(jī)分類(lèi)Mealy回ealy狀態(tài)機(jī)是狀態(tài)機(jī)的輸出是輸入信號(hào)和當(dāng)前狀態(tài)的函數(shù)卜當(dāng)前狀態(tài)和輸入狀態(tài)共同決定后續(xù)狀態(tài)MooreMoors狀態(tài)機(jī)是狀態(tài)機(jī)的輸出只是當(dāng)前狀態(tài)的函數(shù)，由當(dāng)前狀態(tài)決定后續(xù)狀態(tài)4,基于Ipcore的設(shè)計(jì)舊核概念：是知識(shí)產(chǎn)權(quán)核或知詞產(chǎn)權(quán)模塊Ipcore優(yōu)勢(shì)：利用IPCore可以使設(shè)計(jì)設(shè)計(jì)芯片所需要的所有技術(shù)，從而降低了芯片設(shè)計(jì)的技術(shù)難度,另外.調(diào)用IPCere能避免重復(fù)勞動(dòng)，大大減輕了工程師的依擔(dān)j且復(fù)制IPCore是不需要花置任何代價(jià)的因此使用IPCnre成為目前現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)Lipsr2提供形式可分為硬核、固核，軟核三種硬核：經(jīng)驗(yàn)證的具有特定電路功能的集成電路版圖稱(chēng)為硬核,硬核已完成對(duì)性能、尺寸和功耗的優(yōu)化j并對(duì)一個(gè)特定的工藝技術(shù)進(jìn)行映射.具有可保證的性能.-般不允許更aF硬核值難以轉(zhuǎn)移到新工藝或集成到新結(jié)構(gòu)中，它是不可重配置的接：帶有平而規(guī)劃信息的網(wǎng)表稱(chēng)為固核+固核也是可重用的iP模跌j這些模塊已建在結(jié)構(gòu)上和拓?fù)渖蠈?duì)性能和面積通過(guò)平而布N和布局進(jìn)行了優(yōu)化U系統(tǒng)設(shè)訃者可以更具特殊需要對(duì)固核迸行修改軟核二軟核是以可綜合的寄存器傳輸級(jí)，RTL）描述或通用庫(kù)元件的網(wǎng)表形式提供的可重用ip模塊?易于重訂目標(biāo)和配置下預(yù)測(cè)軟ipcore的時(shí)序、面積與功率諸方面的性能較困難.仕）硬ipcore和軟ipcore優(yōu)缺點(diǎn)軟ipmre的優(yōu)點(diǎn)是:可以根據(jù)具體的需要對(duì)軟ipcore核代碼進(jìn)行改動(dòng)，或軟g8g本身提供可以設(shè)置的參數(shù)，在應(yīng)用時(shí)比較方便1:軟ips怪核的缺陷是需要重新時(shí)完成設(shè)計(jì)的芯片進(jìn)行功能和時(shí)序仿真j設(shè)計(jì)工作量比較大，設(shè)計(jì)時(shí)間比較長(zhǎng)口硬IP核的優(yōu)點(diǎn)是:其功能有非常可靠的保i此可以明顯地的有時(shí)間硬P核的缺陷是:設(shè)計(jì)嚴(yán)重依賴(lài)于設(shè)計(jì)時(shí)所參照的加工工藝，其適應(yīng)性非常差出在個(gè)完整的功能模塊中，可能同時(shí)存在軟IPCore部分和硬IPCore部分,軟核部分提供某種程度的可調(diào)整性和適應(yīng)性，硬核部分行行了芯片設(shè)訂時(shí)間2>Spccre按功能劃分可分為e嵌入式1PCORE與通用ip模塊0）楸入式:提供嵌入式JPCORE的供應(yīng)商有比較大的利潤(rùn)空間?而且生存環(huán)境較好"嵌人式IPC口值除IPC口降本身的設(shè)計(jì)外,還需要有良好的開(kāi)發(fā)環(huán)境、軟件支持及完善的服務(wù)體系，因此苴技術(shù)門(mén)檻相對(duì)較高,競(jìng)爭(zhēng)不是非常激烈,利潤(rùn)空間比較大（2）通用ip模聯(lián)通用IP模塊由于開(kāi)發(fā)技術(shù)相對(duì)比較簡(jiǎn)單，面臨的競(jìng)爭(zhēng)也比較激烈.通用IP模塊的價(jià)值依賴(lài)于IPCore的技術(shù)含量，IPCore的品質(zhì)和供應(yīng)商的信譽(yù),基于較新工藝的通用1PC5E或包含有專(zhuān)利內(nèi)容的通用IPC口足將有較好的發(fā)展前景—對(duì)技術(shù)要求較高的IP匚口『均如高速接口,高速鎖相環(huán)等模塊』也將有較強(qiáng)的生命力3+ipg「e復(fù)用（重用）概念：“重用”指的是在設(shè)計(jì)新產(chǎn)品時(shí)采用已有的各種功能模塊，即使進(jìn)行修改也是非常有限的.作用（價(jià)值）士在集成電路設(shè)計(jì)中』設(shè)計(jì)師在設(shè)計(jì)電路時(shí)可以將下核看做黑匣子?只需保證IP核模塊與外部電路的接口,無(wú)需關(guān)心其內(nèi)部操作「從而大幅度地降低電路設(shè)N的工作量降低了芯片設(shè)計(jì)的技術(shù)難度,加快芯片的設(shè)計(jì)流程，減少了設(shè)訃的人力和風(fēng)險(xiǎn)，縮短設(shè)計(jì)周期『確保優(yōu)貪品原°4+ip-care的選擇根據(jù)使用的方式,從三方而考慮，可再用、可重訂目標(biāo)以及可配置.盯再用尸Core是著眼于按各種再使用標(biāo)港也義的格式和快速集成的要求而建立的「便于移植，更重要的是有效集成：可重定目標(biāo)IPCore是在充分高的抽象級(jí)上設(shè)計(jì)的用而可以方便地在各種工藝與結(jié)構(gòu)之間轉(zhuǎn)移：可配置PCme是參數(shù)化后的可重履目標(biāo)IPCm■口其優(yōu)點(diǎn)是可以對(duì)功能加以裁剪以符合特定的應(yīng)用』這些參數(shù)包括總線寬度,存儲(chǔ)器容量?使能或禁止功能塊..coregenerator是MinlinwFPGA的.core開(kāi)發(fā)匚具5.系統(tǒng)仿真modekim介紹：Modelsirn是MentorG1r叩hicm公司的子公司MccIeITech公司開(kāi)發(fā)的工業(yè)上最謠用的獨(dú)立仿真器之一是唯一的單內(nèi)核支持UHDL和Vwilog混合仿直的仿真器?它不僅能作仿真，還能夠?qū)Τ绦蜻M(jìn)行調(diào)試?測(cè)試代碼覆蓋率?對(duì)波形進(jìn)行比較等『是作FPGA/ASSC設(shè)計(jì)的RTL級(jí)和門(mén)級(jí)電路仿真的首選lirrodekim使用方式基本方式的仿真步驟:首先建立仿真庫(kù)『編憚源代碼，然后啟動(dòng)仿真器，執(zhí)行仿真.HS方式的仿真蘇驟:汗先建立工程.添加源文件?然后編譯弁導(dǎo)入測(cè)試文件.執(zhí)行防真.2,為了在ISE集成開(kāi)發(fā)環(huán)境中直接調(diào)用IVtadukinv必須通過(guò)ISE中的仿真軟件接口集成Mode咐m(xù),并裝載，編譯相應(yīng)的仿真庫(kù)3.Ese中調(diào)用modelsim步驟田建立仿真環(huán)境:即:設(shè)置仿真接口.裝載，編譯相應(yīng)的仿真庫(kù).⑵建立時(shí)序仿真文件。即:設(shè)置綜合工具，設(shè)置用戶(hù)妁束j進(jìn)行邏輯綜合&進(jìn)行物理實(shí)現(xiàn)口6）進(jìn)行時(shí)序仿真”%功能仿真和時(shí)序仿真功熊仿真是在設(shè)計(jì)實(shí)現(xiàn)前對(duì)所創(chuàng)建的邏輯進(jìn)行的驗(yàn)證其功能是否正確的過(guò)程.信號(hào)波形變北無(wú)時(shí)延.應(yīng)用于對(duì)設(shè)計(jì)系統(tǒng)功能的驗(yàn)證，布局布線以前的仿真都稱(chēng)作功能仿真』時(shí)序仿真使用布局布線后器件給出的模塊和連線的延時(shí)信息.在最域的情況下對(duì)電路的行為作出實(shí)際的估計(jì).在仿真結(jié)果波形圖中,時(shí)序仿真后的信號(hào)加載了時(shí)延口是對(duì)芯片真實(shí)工作情況的一種仿真.進(jìn)行時(shí)序仿真前需要產(chǎn)生時(shí)序仿真需要的文件?包括綜合布局布線生成的網(wǎng)表文件、測(cè)試激勵(lì)、元件庫(kù),綜合布局布線生成的具有時(shí)延信息的反標(biāo)文件只做功能仿真,不做時(shí)序仿直將不能保證設(shè)計(jì)的正確性.如果功能仿真,波形出錯(cuò),應(yīng)該修改系統(tǒng)方案和以HDL原理圖為代表的設(shè)計(jì)輸入文件5i在Mdem中編譯xinx器件的仿真庫(kù)時(shí)」需要添加Simprims,JJnisirnSjXtlinjccorelib三個(gè)庫(kù)(1JSimprim用于布局布線后的仿真12)Unisinn用于綜合后的偽H13)Xillnxcorelib支持IPCOR口仿真6i在MQDELsim中編譯仿真，.摩的步騾修改mcdelsim.ini文件屬性,去掉只讀屬性乂［分)啟動(dòng)Modelsim仿真工具』建仿真庠,編譯仿真庫(kù)6.可編程邏輯器件原理可編程邏輯器件分類(lèi)分類(lèi)1L按集成度分類(lèi)，可分為低密度和密度可編程邏輯器件CPLD和FPGA屬于高密度可編程邏巖器件2,從互連結(jié)構(gòu)上分，可分為確定型和統(tǒng)計(jì)型(1)確定型PLD是指互連結(jié)構(gòu)每次用相同的互連線實(shí)現(xiàn)布線j所以線路的時(shí)延是可以預(yù)測(cè)的,除了FPGA器件外，基本上都屬于這一類(lèi)結(jié)構(gòu)(2)統(tǒng)計(jì)型PLD的典型代表是FpGAj它是指設(shè)計(jì)系統(tǒng)每次執(zhí)行相同的功能都能給出不同的布線模式.一般無(wú)法確切地預(yù)知線路的時(shí)延j所以設(shè)計(jì)系統(tǒng)必須允許設(shè)計(jì)者提出妁束條件,如關(guān)鍵路徑的時(shí)延°統(tǒng)計(jì)型結(jié)構(gòu)的可編程邏輯器件主要通過(guò)改變內(nèi)部連線的布線來(lái)編程小3i編程元件上分類(lèi)(1)熔斷或反熔然開(kāi)美,熔絲或反熔效器件只能寫(xiě)一次浮棚編程技術(shù)?包括紫外線擦除，電編程的UVEPRDM等，斷電數(shù)據(jù)不會(huì)對(duì)視.CPLD采用這種技術(shù).紫外線擦拭一股在幾十次數(shù)量配置存儲(chǔ)器.被稱(chēng)為易失器件、斷電后數(shù)據(jù)丟失，在每次加電時(shí)需要重新進(jìn)行配置+SRAM配置結(jié)構(gòu)被認(rèn)為可一實(shí)現(xiàn)無(wú)限次的編程現(xiàn)場(chǎng)可編程門(mén)陣列FPGAhFPGA帝源構(gòu)成及作用：FPGA由三種編程單元和一個(gè)存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器組成,這三種可編程單元是由布線資源分的可編程乏輯模塊CL&周邊可編程I/O單元IOB和布線通道中的互連資源組成口CLB陣列實(shí)現(xiàn)用戶(hù)指定的輯功能它們以陣列的形式分布在FPGA中；可編程I/O單元!0B為內(nèi)部還輯與器件封裝空腳之間提供了可編程接口?它通常排列在芯片四周；可編程互連資源分布在CL8的空隙,它是在模塊之間傳遞信號(hào)的網(wǎng)絡(luò)越過(guò)編程實(shí)現(xiàn)各個(gè)CLB之間CLR忖IOB之間以及全局信號(hào)與CLB和10B之間的連接：編程數(shù)據(jù)存儲(chǔ)佇器SRAM存放的編程數(shù)據(jù)決定FPGA的功能配置2，F(xiàn)pga停電以后存儲(chǔ)器中的數(shù)據(jù)不能保存，每次通電必須重新給存儲(chǔ)器裝載編程數(shù)據(jù).通常數(shù)據(jù)配置存放在tpga外部的配置芯片EPROM、E2PROM或計(jì)算機(jī)中,在供電時(shí)自動(dòng)加載至SRAM中Fpga和cpld對(duì)比FPGA信息存儲(chǔ)在外部設(shè)裕,需外加ROM,保密性較差，CPL不需要=.FPGA可以實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)，CPLD不行CPL口適合小規(guī)模范圍十FPGA適合大規(guī)模內(nèi)部互連資源和連建結(jié)構(gòu)：FPGA使用分段式連線結(jié)構(gòu)，其優(yōu)點(diǎn)是具有很好的靈活性和很高的布線成功率.缺點(diǎn)，由于每個(gè)信號(hào)的傳輸途徑和金屬線長(zhǎng)度各異，因此信號(hào)延時(shí)不能確定，使用FPGA時(shí).除了進(jìn)行邏輯設(shè)計(jì)外，還要考慮延時(shí)；CPLD使用的是集想總我,總線上任意一對(duì)輸入輸出之間的延時(shí)相等.因而具有較大的時(shí)間可預(yù)測(cè)性,產(chǎn)品可以給出引腳到引腳的最大延時(shí)UFPGA和CPLD屬于高密度可編程邏輯原件口(S)FPGA和CPLD的基本結(jié)構(gòu)由可編程邏輯單元，可編程內(nèi)連陣列什夬速互聯(lián)通道“可編程I/O可編程邏輯原件的選擇n邏輯單元結(jié)構(gòu)方而：a.cpld的邏輯單元選用PAL結(jié)構(gòu)十系統(tǒng)邏輯復(fù)雜.輸入變量多，但對(duì)觸發(fā)的需求量較小'由于這樣的單元功能強(qiáng)大，一般的邏輯在單元均可實(shí)現(xiàn)U故互連關(guān)系簡(jiǎn)單,還有很寬的輸入結(jié)構(gòu).適合于實(shí)現(xiàn)高皴的有限狀態(tài)機(jī)h區(qū)fpga邏輯單元采用查找表，芯片而積小.速度高，每塊芯片上能集成的單.元多、系統(tǒng)所需的觸發(fā)器數(shù)量多,但邏情相對(duì)簡(jiǎn)單,較適合數(shù)據(jù)系統(tǒng)3內(nèi)部互連資源與連線結(jié)構(gòu):系統(tǒng)要求很好的互聯(lián)靈活性和很高的布線成功率，但不要求布線前預(yù)測(cè)信號(hào)傳輸延遲的，可以選擇FPGA,如果要求特大的時(shí)間可預(yù)測(cè)性，選用CPLD3)配置技術(shù)如果系統(tǒng)要求實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)「F載信息保密性要求不高,可選用FPGA否則,選用CPLD.4)邏輯規(guī)模:中小規(guī)模系統(tǒng)可以選CPLD中大規(guī)?？蛇xFPGA.(1分)5)FPGA和CPLD封裝形式的選擇根據(jù)系統(tǒng)規(guī)模，保密性要求,生產(chǎn)成本等選擇6.3.FPGA配置ItCPLD住系統(tǒng)的下載被稱(chēng)為編程亍FPGA在系統(tǒng)的下載稱(chēng)為配置2+配置方式m可編程邏輯器件的配置方式分為主動(dòng)配置和從動(dòng)配置(1)主動(dòng)配置由可編程卷件用弓配置過(guò)程，從動(dòng)配置則由外部處理器控制配置過(guò)程FPGA的配置按強(qiáng)主被動(dòng)以及串并行可以使用的配置模式有工⑴從動(dòng)串行(ShveS型而I)模式:通M異步串行微處理器實(shí)現(xiàn)配置匕(2｝從動(dòng)并行(SlaveParaHdSynchronous模式:通過(guò)并行的微處理器比現(xiàn)配置1a(3｝生動(dòng)串行fMasterSc『i曲模式:通過(guò)FPGA抻制串行配置芯片實(shí)現(xiàn)自身配置⑷主動(dòng)并行(Master勉-tMAP)模式:通過(guò)FPG4控制并行配置芯片實(shí)現(xiàn)自身配置(5｝」TAG模式:通過(guò)E的標(biāo)準(zhǔn)1149.1(TAG)引腳實(shí)現(xiàn)配置,丸過(guò)改變xilinx的FPGA芯片的M2,MLM0背腳的連接可以實(shí)現(xiàn)FPGA下載配置模式的切換小FPG至少包含三種可編程結(jié)構(gòu)，分別是可編程輸入輸出單元，可編程互聯(lián)資源，7.基于fpga的系統(tǒng)設(shè)計(jì)技術(shù)FpgA設(shè)計(jì)流程。設(shè)計(jì)輸入［1分）、綜合（1分）適配［15H功能仿意及時(shí)序彷直仕分）編程下載及硬件測(cè)試嵌入式系統(tǒng)與sopc技術(shù)嵌入式系統(tǒng)的架構(gòu)可分為；處理器F存儲(chǔ)器,輸入\輸出接口和軟件四個(gè)部分L基干40區(qū)的嵌入式系統(tǒng)的開(kāi)發(fā)流程仕）需求分析:確定設(shè)計(jì)任務(wù)和目標(biāo)j井制定說(shuō)明規(guī)格文檔，作為下一步設(shè)計(jì)的指導(dǎo)和驗(yàn)收標(biāo)漉⑵體系結(jié)構(gòu)設(shè)也是嵌入式系統(tǒng)的總體設(shè)計(jì)j從功能上對(duì)軟硬件迸行劃分°（3）硬件的設(shè)計(jì)、制作及測(cè)試、軟件的設(shè)計(jì)，密現(xiàn)及測(cè)試（4）系統(tǒng)集成（的系統(tǒng)性能測(cè)試及可靠性測(cè)試MicroBlaze嵌入式處理技術(shù)2.Xinlin卸公司的三類(lèi)sepc戕入式內(nèi)核分別是,PicoBlaze^MicrcBhzefnpcwerPCL第三方的）PicoBlaze是采用他dl語(yǔ)言開(kāi)發(fā)的小型B位軟處理器內(nèi)核包MicroBlaze采用32位流水線RISC結(jié)構(gòu)POWERpt32位pcwerPc映入式環(huán)境架構(gòu)3,嵌入式系統(tǒng)的架構(gòu)包括：處理器，輸入/輸出（I/O）接口,軟件和存儲(chǔ)器4,FPGA抿入式處理器可分為三種使用模式.狀態(tài)機(jī)模式,單片機(jī)模式.定制嵌入模式在狀態(tài)機(jī)模式下嵌入式處理器可以無(wú)外設(shè).無(wú)總線結(jié)構(gòu)和無(wú)實(shí)時(shí)操作系統(tǒng)j但是可執(zhí)行復(fù)雜的狀態(tài)機(jī)和算術(shù)運(yùn)算?達(dá)到可高或可低的性能，以及最低的成本，通常應(yīng)用于VGA和LCD控制等&當(dāng)悵入式處理器帶有一定的外設(shè).能執(zhí)行單片機(jī)即微控制器的功能時(shí),被稱(chēng)之為單片機(jī)模式,該模式可能會(huì)利用實(shí)時(shí)操作系統(tǒng)和總線結(jié)構(gòu)，達(dá)到中等的性能和中等的成本,常應(yīng)用于拴制和儀表等匕SOPC中的嵌