ch72009北郵數(shù)電課件

第七章可編程邏輯器件

本章內(nèi)容ROM（ReadOnlyMemory:只讀存儲(chǔ)器）PLA、PAL、GALEPLD（ErasablePLD：可擦除的可編程邏輯器件）CPLD/FPGAFPGAPLD的組成可編程邏輯器件（ProgrammableLogicDevice，簡(jiǎn)稱PLD），它的組成為：邏輯單元互連線單元輸入/輸出單元各單元的功能及相互連接關(guān)系都可經(jīng)編程設(shè)置。借助EDA（ElectronicDesignAutomation）工具軟件，PLD可為數(shù)字系統(tǒng)設(shè)計(jì)者提供靈活而強(qiáng)大的處理能力。1. ROM的內(nèi)部結(jié)構(gòu)由地址譯碼器和存儲(chǔ)矩陣組成。ROM由若干存儲(chǔ)單元（字）組成，每一單元存儲(chǔ)了m個(gè)二進(jìn)制位（例如8位）。輸入給ROM的為n條地址線（例如10條），地址線經(jīng)地址譯碼器給出2n條字線，每條字線(Wi)尋址一個(gè)存儲(chǔ)單元。被尋址的存儲(chǔ)單元通過(guò)m條位線（Dj）將存儲(chǔ)的0、1信息送出ROM。圖7.1.1表達(dá)了一個(gè)n=2、m=4的CMOS-ROM的結(jié)構(gòu)。圖中可見(jiàn)2n＝4個(gè)存儲(chǔ)單元中存儲(chǔ)的1、0信息和MOS管的有、無(wú)的對(duì)應(yīng)關(guān)系。ROM中存儲(chǔ)的信息可由制造廠家一次性制作進(jìn)去，也可由用戶寫入，后者稱為PROM（ProgrammableROM）。W1W0地址譯碼器+VDD字線Wi位線DjD3D2D1D0A0A10111101011000011W2W3地址線圖7.1.1CMOS-ROM的結(jié)構(gòu)示例例存儲(chǔ)單元0存儲(chǔ)單元1存儲(chǔ)單元2存儲(chǔ)單元3CS片選ROM的工作原理由地址譯碼器和或門存儲(chǔ)矩陣組成。ROM中的地址譯碼器用2n條輸出字線表達(dá)n位地址線上變量的編碼，譯碼的規(guī)則是每條字線（Wi）對(duì)應(yīng)n位地址變量的一個(gè)最小項(xiàng)，它給出n位地址變量的全部最小項(xiàng)（Wi，i=0～2n-1）。在任何時(shí)刻，各Wi中必有一個(gè)、只有一個(gè)有效。這個(gè)與運(yùn)算陣列在ROM中是固定制備的。各存儲(chǔ)單元中具有相同位權(quán)的存儲(chǔ)MOS管的漏極輸出連接在同一條輸出數(shù)據(jù)線（位線Dj）上。同一位線上的各存儲(chǔ)位呈或運(yùn)算關(guān)系。由于ROM存儲(chǔ)的0、1信息可根據(jù)需要制作進(jìn)入或由用戶寫入，因而說(shuō)ROM中的存儲(chǔ)矩陣是一個(gè)可編程的或運(yùn)算陣列。D0=W0﹒1+W1﹒0+W2﹒0+W3﹒1D1=W0﹒1+W1﹒1+W2﹒0+W3﹒1D2=W0﹒1+W1﹒0+W2﹒1+W3﹒0D3=W0﹒0+W1﹒1+W2﹒1+W3﹒0二進(jìn)制碼A3A2

A1A0循環(huán)碼D3D2D1D000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000[例7.1.1]用ROM實(shí)現(xiàn)四位自然二進(jìn)制碼與循環(huán)碼的轉(zhuǎn)換電路

解：四位二進(jìn)制碼A3A2A1A0與循環(huán)碼D3D2D1D0的轉(zhuǎn)換真值表如表7-1?？捎?位地址、4位數(shù)據(jù)的ROM實(shí)現(xiàn)此轉(zhuǎn)換的電路。將二進(jìn)制碼A3A2A1A0連接ROM的地址線，由ROM的輸出數(shù)據(jù)線得到循環(huán)碼D3D2D1D0。D0=∑m(1，2，5，6，9，10，13，14)D1=∑m(2，3，4，5，10，11，12，13)D2=∑m(4，5，6，7，8，9，10，11)D3=∑m(8，9，10，11，12，13，14，15）為表示方便，通常用陣列圖描述可編程邏輯器件（PLD）的結(jié)構(gòu)和編程信息。圖7.1.2為陣列圖中邏輯門的畫法和連接關(guān)系。AA緩沖門AABC固定連接編程連接不連接或待編程連接ABCF=A+B+C圖7.1.2PLD陣列圖中的邏輯門及連接關(guān)系與門或門地址譯碼器與運(yùn)算陣列m0m2m4m6m8m10m12m14m1m3m5m7m9m11m13m15A3A2A1A0D3D1D0D2存儲(chǔ)矩陣或運(yùn)算陣列圖7.1.3實(shí)現(xiàn)二進(jìn)制碼與循環(huán)碼轉(zhuǎn)換的ROM的陣列圖

圖7.1.5為反熔絲的結(jié)構(gòu)示意。反熔絲相當(dāng)于生長(zhǎng)在n＋擴(kuò)散層和多晶硅（兩個(gè)導(dǎo)電材料層）之間的介質(zhì)層，這一介質(zhì)層在器件出廠時(shí)呈現(xiàn)很高的電阻，使兩個(gè)導(dǎo)電層間絕緣。當(dāng)編程需要連接兩個(gè)導(dǎo)電層時(shí)，在介質(zhì)層施加高脈沖電壓（18V）使其被擊穿，使兩個(gè)導(dǎo)電層連通。連通電阻小于1KΩ。反熔絲占用的硅片面積較小，適宜做高集成度可編程器件中的編程單元。

N+多晶硅擴(kuò)散層介質(zhì)層氧化物圖7.1.5反熔絲的結(jié)構(gòu)示意T1圖7.1.6EPROM中的浮柵MOS管圖7.1.7EPROM中的位存儲(chǔ)單元DSG2P襯底N＋N＋DSG2G1SiO2窗口浮柵G1YT2Di字線位線X（2）EPROM(ErasablePROM可改寫PROM)EPROM可經(jīng)紫外線照射擦除所存儲(chǔ)的數(shù)據(jù)，擦除后可再次寫入，因而又稱為UV－EPROM（UltraVioletEPROM）。（3）EEPROM（ElectricalErasablePROM可電擦除PROM）EEPROM使用電信號(hào)完成擦改工作，無(wú)需紫外線照射。這給使用者帶來(lái)了方便，也給ISP（InSystemProgrammability在系統(tǒng)編程）建立了基礎(chǔ)。EEPROM的結(jié)構(gòu)可類比EPROM。（5）FRAM（鐵電存儲(chǔ)器）

FRAM是近年新發(fā)展起來(lái)的存儲(chǔ)器件。它的核心技術(shù)是鐵電晶體材料。當(dāng)鐵電晶體材料置于電場(chǎng)中，晶陣中的每個(gè)自由浮動(dòng)的中心原子會(huì)沿著電場(chǎng)方向運(yùn)動(dòng)，從一種穩(wěn)定狀態(tài)到達(dá)另一種穩(wěn)定狀態(tài)。在電場(chǎng)作用下的這種穩(wěn)定狀態(tài)只有兩個(gè)?？捎靡粋€(gè)來(lái)記憶邏輯０，另一個(gè)記憶邏輯１。中心原子的穩(wěn)定狀態(tài)在電場(chǎng)撤消后可長(zhǎng)期保留，常溫中可達(dá)一百年以上。鐵電晶體材料的這一特性特別適用于ROM。由于鐵電晶體單元在存儲(chǔ)狀態(tài)改變時(shí)的物理過(guò)程中沒(méi)有任何原子碰撞，F(xiàn)RAM的寫入速率可比EPROM類（EPROM、EEPROM、FlashMemery）快得多，在μs數(shù)量級(jí)。而后者通常在ms數(shù)量級(jí)。另一方面，F(xiàn)RAM寫入功耗也比EPROM類的低得多，典型值上是EEPROM的2,500分之一。FRAM的寫入次數(shù)壽命也比EPROM類的高得多，一般EEPROM類的寫入次數(shù)壽命在十萬(wàn)到一百萬(wàn)次之間，而FRAM已見(jiàn)有一億個(gè)億次的寫入壽命的報(bào)道。7.1.3隨機(jī)存儲(chǔ)器RAMRAM(RandomAccessMemory)在工作時(shí)可對(duì)任一存儲(chǔ)單元讀取或?qū)懭耄Ｓ糜趯?duì)數(shù)據(jù)有頻繁快速暫存和選擇讀取的場(chǎng)合。A0A1An-1R/WCS(I/O)0(I/O)m-1地址線讀/寫控制片選字線地址譯碼器讀寫控制邏輯W0W2n-1存儲(chǔ)單元陣列存儲(chǔ)單元存儲(chǔ)位讀/寫數(shù)據(jù)線位線在邏輯結(jié)構(gòu)上，與ROM類似，也主要由地址譯碼器和存儲(chǔ)單元陣列構(gòu)成。地址譯碼器給出n位地址變量的全部最小項(xiàng)Wk(k=0～2n-1)，存儲(chǔ)單元陣列完成可編程或運(yùn)算。因而，RAM也可被認(rèn)為是一種與運(yùn)算固定、或運(yùn)算可編程的邏輯器件。RAM的分類靜態(tài)RAM(SRAM：StaticRAM)

SRAM的存儲(chǔ)數(shù)據(jù)在寫入后可一直保存(不掉電的情況下)。動(dòng)態(tài)RAM(DRAM：DynamicRAM)

DRAM的存儲(chǔ)數(shù)據(jù)的保存時(shí)間有限，工作中需定時(shí)進(jìn)行刷新操作。在同等材料和工藝情況下，SRAM的存取速率一般相對(duì)較快，而DRAM的集成度會(huì)相對(duì)較高。與ROM不同，RAM是易失性存儲(chǔ)器件，存儲(chǔ)數(shù)據(jù)在器件掉電后丟失。由存儲(chǔ)器實(shí)現(xiàn)的組合邏輯電路不會(huì)出現(xiàn)邏輯冒險(xiǎn)，因?yàn)椴淮嬖谛盘?hào)的多路傳輸。存儲(chǔ)器內(nèi)部的電路設(shè)計(jì)可保證輸出信號(hào)的穩(wěn)定性。但功能冒險(xiǎn)仍有可能出現(xiàn)，因?yàn)楣δ苊半U(xiǎn)是由于多個(gè)輸入信號(hào)的不同步而產(chǎn)生。當(dāng)多個(gè)地址變量出現(xiàn)變化的時(shí)刻偏差大于存儲(chǔ)器的讀取時(shí)間，功能冒險(xiǎn)就存在，輸出信號(hào)上可能出現(xiàn)毛刺噪聲。（2）存儲(chǔ)器實(shí)現(xiàn)時(shí)序邏輯時(shí)序邏輯的激勵(lì)函數(shù)Y、下一狀態(tài)Qn+1、輸出函數(shù)Z都是輸入信號(hào)X和當(dāng)前狀態(tài)Qn的組合邏輯函數(shù)。這意味著利用存儲(chǔ)器也可實(shí)現(xiàn)同步時(shí)序邏輯。特別是在實(shí)現(xiàn)狀態(tài)轉(zhuǎn)移規(guī)律確定、無(wú)需直接存儲(chǔ)輸入信號(hào)的時(shí)序電路，如計(jì)數(shù)器、序列信號(hào)發(fā)生器等。利用ROM可簡(jiǎn)化設(shè)計(jì)過(guò)程，實(shí)現(xiàn)電路也簡(jiǎn)單。Ap-1AkAk-1A1A0Dm-1DkDk-1

D1D0ROMDk-1D1D0Qk-1

Q1Q0寄存器XZcpQn+1Qn例7.1.2用圖7.1.3實(shí)現(xiàn)8421碼模10加法計(jì)數(shù)器，有1位輸出Z，Z在狀態(tài)為1001時(shí)，輸出1，其它狀態(tài)時(shí)輸出0解：由于計(jì)數(shù)模值為10，需要4位狀態(tài)碼，故圖中的k＝4。由于沒(méi)有輸入變量X，ROM僅需4條地址線，故p=4。每存儲(chǔ)單元需5個(gè)存儲(chǔ)位(1位輸出碼＋4位狀態(tài)碼)，故m=5。需用10個(gè)存儲(chǔ)單元保存10個(gè)狀態(tài)值，設(shè)ROM有16個(gè)存儲(chǔ)單元。將ROM輸出數(shù)據(jù)線的D3D2D1D0經(jīng)寄存器依次連接輸入地址線A3A2A1A0。ROM輸出的D4作為Z。根據(jù)8421碼的規(guī)律，從狀態(tài)0000開(kāi)始，將下一狀態(tài)的碼型存入以當(dāng)前狀態(tài)碼為地址的存儲(chǔ)單元內(nèi)。結(jié)果見(jiàn)表7.1.2。例7.1.3基于ROM，實(shí)現(xiàn)圖7.1.14所示的狀態(tài)圖。解：狀態(tài)圖中的狀態(tài)是由符號(hào)給出的。在實(shí)現(xiàn)時(shí)需首先對(duì)狀態(tài)符號(hào)進(jìn)行編碼。在用分立觸發(fā)器實(shí)現(xiàn)時(shí)，狀態(tài)編碼的目的是追求觸發(fā)器級(jí)數(shù)少、外圍電路簡(jiǎn)單。而在使用ROM時(shí)，這樣的編碼追求的意義已不大，因而為狀態(tài)符號(hào)分配編碼的方法就可簡(jiǎn)單又多樣了。在本例中，為使存儲(chǔ)位數(shù)目少、列表簡(jiǎn)單，可采用自然二進(jìn)制編碼，對(duì)狀態(tài)A、B、C、D、E分別分配000、001、010、011、100。A0/0BDCE1/01/01/00/01/00/11/00/10/1X/Z輸入/輸出 根據(jù)狀態(tài)圖得到狀態(tài)轉(zhuǎn)移表如表7.1.3。以當(dāng)前狀態(tài)Q2nQ1nQ0n和輸入X作為地址A3A2A1A0，在對(duì)應(yīng)的存儲(chǔ)單元(D3D2D1D0)存進(jìn)輸出信號(hào)Z和下一狀態(tài)Q2n+1Q1n+1Q0n+1。7.2.1 PLA（ProgrammableLogicArray）

PLA（可編程邏輯陣列）中的與陣列、或陣列均可被編程。與陣列和或陣列中每條線的交點(diǎn)均可由編程決定連接或不連接?？梢?jiàn)PLA的與陣列并不固定產(chǎn)生輸入變量的全部最小項(xiàng)，其芯片面積使用效率高于PROM。7.2 PLA、PAL、GAL圖7.2.12×2PLAA1A0F1F0與陣列或陣列用PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，需要將函數(shù)表達(dá)式化簡(jiǎn)為最簡(jiǎn)與或式，多輸出情況時(shí)，也要盡量利用公共的乘積項(xiàng)。這些優(yōu)化設(shè)計(jì)使得EDA綜合器中的軟件算法較為復(fù)雜。由于在結(jié)構(gòu)上需保證與陣列或陣列均可被編程，PLA器件的運(yùn)行速度也受到了一定的限制。習(xí)題7-11基于如圖7.2.3所示的PLA實(shí)現(xiàn)題表7.2的2線-4線譯碼器電路。解7-11：根據(jù)題表7-2給出的2位-4線的譯碼功能，譯碼輸出的表達(dá)式如下，PLA的實(shí)現(xiàn)如題7-11解圖所示。7.2.2PAL（ProgrammableArrayLogic）PAL（可編程陣列邏輯）有以下主要特點(diǎn)：1.與陣列可編程，或陣列固定。2.器件中增加了觸發(fā)器，使PAL可實(shí)現(xiàn)時(shí)序邏輯。圖7.2.22×2PALF1F0A1A0與陣列或陣列例7.2.1基于圖7.2.4結(jié)構(gòu)的PAL實(shí)現(xiàn)可控加減法模6計(jì)數(shù)器(自然二進(jìn)制碼規(guī)律)。解：可設(shè)一輸入控制信號(hào)A，A為邏輯0時(shí)進(jìn)行加計(jì)數(shù)，A為1時(shí)進(jìn)行減計(jì)數(shù)。狀態(tài)轉(zhuǎn)移表如表7.2.1所示。根據(jù)表7.2.1可得出Q2n+1、Q1n+1、Q0n+1的卡諾圖?；?jiǎn)各卡諾圖(過(guò)程略)得到各D觸發(fā)器輸入信號(hào)的表達(dá)式以編程連接符號(hào)“”將式(7.2.1)表達(dá)在與陣列、或陣列中就得到了用PAL實(shí)現(xiàn)本例的邏輯電路圖，見(jiàn)圖7.2.4中。 熔斷絲編程的PAL在出廠時(shí)各熔斷絲呈連通狀態(tài)，相當(dāng)于結(jié)構(gòu)圖與陣列中的各交差點(diǎn)均存在編程連接。編程時(shí)將不需要的連接位置處的熔斷絲熔斷而保留需要的熔斷絲。與陣列未使用到的與門(線)的各編程點(diǎn)呈連接狀態(tài)，與門輸出信號(hào)恒為0，但為簡(jiǎn)化表達(dá)，未使用到的與門對(duì)應(yīng)的各編程點(diǎn)均不標(biāo)畫符號(hào)“”或?qū)ⅰ啊睒?biāo)在與門中，見(jiàn)圖7.2.4中。O0DQQDQQO1與陣列或陣列I0I1CLKOE實(shí)現(xiàn)一個(gè)邏輯乘積項(xiàng)實(shí)現(xiàn)一個(gè)與或邏輯式輸出端DQQO2I2(A)(Q0)(Q1)(Q2)時(shí)鐘輸出使能反饋輸入端輸入信號(hào)輸出信號(hào)在圖7.2.4中，連接每個(gè)與門的橫線可實(shí)現(xiàn)一個(gè)邏輯乘積項(xiàng)，每個(gè)乘積項(xiàng)的變量可編程選自輸入信號(hào)及反饋信號(hào)。每個(gè)或門輸出可實(shí)現(xiàn)一個(gè)與或邏輯式，其中固定包括有四個(gè)乘積項(xiàng)，因而說(shuō)PAL的或陣列固定、與陣列可編程。圖7.2.4的PAL中，每個(gè)或門的輸出作為觸發(fā)器的輸入，各觸發(fā)器的時(shí)鐘連接專用時(shí)鐘輸入線CLK，因而可以實(shí)現(xiàn)同步時(shí)序邏輯。各輸出緩沖門的使能也由專用線OE控制。7.2.3GAL（GenericArrayLogic）80年代在PAL基礎(chǔ)上發(fā)展的GAL（通用陣列邏輯）有著以下主要特點(diǎn)：1.首次在PLD上采用了EEPROM工藝，使得PLD具有了電可擦除并可重復(fù)編程的性能。2.沿用了PAL的“與陣列可編程，或陣列固定”的結(jié)構(gòu)特征，在I/O部分增加了輸出邏輯宏單元（OLMC），改進(jìn)了器件的功能，增加了編程設(shè)置的靈活性。圖7.2.3GAL16V8的結(jié)構(gòu)圖I19OLMC1I/OOLMC2OLMCOLMCOLMCOLMCOLMCOEOLMC18I/O17I/O16I/O15I/O14I/O13I/O12I/O11I/OEI/CLKI3I4I5I6I7I8I9（1）邏輯陣列圖7.2.3中畫出了與陣列。與陣列中連接每個(gè)與門的橫線可實(shí)現(xiàn)一個(gè)乘積項(xiàng)。送入每個(gè)OLMC中或門的各有8個(gè)乘積項(xiàng)（八條橫線）。每個(gè)乘積項(xiàng)中的變量可選自32個(gè)信號(hào)（8＋8個(gè)輸入原變量、反變量、8＋8個(gè)反饋原變量、反變量）。圖7.2.4GAL16V8的OLMC的邏輯圖XOR(n)反饋10-11-0-10-0FMUXDQ01OMUXVcc01PTMUX00011011TSMUXAC0AC1(n)來(lái)自與陣列相鄰級(jí)輸出QAC0AC1(n)AC1(m)輸出引腳CLKOE（2）OLMC（OutputLogicMacroCell）8輸入或門完成或運(yùn)算，異或門起著可編程控非門的作用。D觸發(fā)器使GAL有了時(shí)序邏輯功能，其時(shí)鐘用全局時(shí)鐘（CLK）。圖7.2.5（a）OLMC的時(shí)序輸出工作模式圖7.2.5（b）OLMC的組合I/O工作模式CLKOEDQQXOR(n)XOR(n)OLMC有5種工作模式。圖7.2.5(a)、(b)分別為其中的時(shí)序輸出模式和組合I/O模式。7.3 EPLD（ErasablePLD：可擦除的可編程邏輯器件）PLA、PAL、GAL是PLD早期發(fā)展進(jìn)程中的代表性產(chǎn)品，可將它們統(tǒng)稱為簡(jiǎn)單PLD（SPLD）。隨著信息數(shù)字處理技術(shù)的發(fā)展，SPLD在資源規(guī)模、配置靈活度等方面都難以滿足構(gòu)建數(shù)字系統(tǒng)的要求。EPLD、CPLD、FPGA是繼SPLD后發(fā)展起、現(xiàn)仍在發(fā)展中的PLD器件。本節(jié)以MAX7000系列為例介紹EPLD器件的主要特點(diǎn)。7.3.1 MAX7000系列的系統(tǒng)結(jié)構(gòu)MAX7000系列PLD采用0.8μmCMOSEEPROM技術(shù)制造，有600～5000個(gè)可用門。引腳到引腳的信號(hào)延時(shí)為6ns，計(jì)數(shù)器最高工作速度為151.5MHz。圖7.3.1為MAX7000E/S器件的結(jié)構(gòu)框圖。PIA宏單元1to16LABA6to1616366to16I/O控制塊6···6to16宏單元1to16LABC&C6to1616366to16I/O控制塊6···6to16宏單元1to16LABB6to1616366to16I/O控制塊6···6to16宏單元1to16LABD&C6to1616366to16I/O控制塊6···6to16············6輸出使能6輸出使能GCLK1OE2/GCLK2OE1GCLRn16to16I/O引腳6to16I/O引腳6to16I/O引腳6to16I/O引腳MAX7000系列器件由以下幾個(gè)基本部分組成：邏輯陣列塊（LAB）宏單元（MC）輸入/輸出控制塊（I/O控制塊）可編程連線陣列（PIA）擴(kuò)展乘積項(xiàng)專用輸入線（4個(gè)）4個(gè)專用輸入端可作為全局時(shí)鐘（CLK）、清除（CLR）、輸出使能（OE）信號(hào)，它們是為MC和I/O控制塊提供的高速控制信號(hào)。各LAB之間通過(guò)PIA（ProgrammableInterconnectionArray）互連。信號(hào)經(jīng)PIA傳輸后增加一個(gè)傳輸延時(shí)tPIA

。對(duì)一確定型號(hào)的EPLD，tPIA是一個(gè)固定值，不因信號(hào)在PIA中的路徑不同而改變。這是EPLD/CPLD類PLD器件的優(yōu)點(diǎn)。7.3.2 MAX7000系列的LAB和MCMAX7000系列中的各個(gè)型號(hào)可分別提供2～16個(gè)邏輯陣列塊（LAB），每個(gè)LAB中有16個(gè)宏單元（MC），分為兩組，每組8個(gè)。MC主要由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成。圖7.3.2為MC的結(jié)構(gòu)圖。圖7.3.2MAX7000系列中宏單元（MC）的結(jié)構(gòu)框圖CLRNQPRN乘積項(xiàng)選擇矩陣…………………并聯(lián)擴(kuò)展項(xiàng)邏輯陣列…ENA全局時(shí)鐘2全局清除Vcc來(lái)自I/O引腳去PIA共享擴(kuò)展項(xiàng)（16個(gè)）來(lái)自PIA的36個(gè)信號(hào)清除選擇去I/O控制塊EEPROM編程位，作為選擇器的控制信號(hào)。選擇器1.邏輯陣列和乘積項(xiàng)選擇矩陣邏輯陣列實(shí)現(xiàn)“與運(yùn)算”，圖7.3.2中每個(gè)與門實(shí)現(xiàn)一個(gè)乘積項(xiàng)，每個(gè)乘積項(xiàng)的變量可選自從PIA來(lái)的36個(gè)信號(hào)以及從本LAB來(lái)的16個(gè)共享擴(kuò)展項(xiàng)信號(hào)。由邏輯陣列本身可實(shí)現(xiàn)5個(gè)乘積項(xiàng)，但使用擴(kuò)展乘積項(xiàng)后可使一個(gè)MC實(shí)現(xiàn)多至20個(gè)的乘積項(xiàng)。乘積項(xiàng)選擇矩陣選取乘積項(xiàng)送入或門及異或門以構(gòu)成組合邏輯函數(shù)。后接的可編程觸發(fā)器的置位（PRN）、清除（CLRN）、時(shí)鐘(CLK)、時(shí)鐘使能（ENA）信號(hào)也可由乘積項(xiàng)選擇矩陣從乘積項(xiàng)中選取。2.可編程觸發(fā)器可編程觸發(fā)器可被設(shè)置實(shí)現(xiàn)D、JK、T、RS觸發(fā)器的功能。觸發(fā)器的時(shí)鐘工作方式可有三種：①選自全局時(shí)鐘（GCLK1、GCLK2）。此方式工作速度最快。②帶有時(shí)鐘使能控制的全局時(shí)鐘。時(shí)鐘使能信號(hào)來(lái)自乘積項(xiàng)。③時(shí)鐘來(lái)自某一乘積項(xiàng)。觸發(fā)器的置位（PRN）、清除（CLRN）均為異步方式。它們可選自乘積項(xiàng)，清除信號(hào)也可選自全局清除信號(hào)。觸發(fā)器的輸入信號(hào)可來(lái)自組合邏輯部分（由乘積項(xiàng)選擇矩陣決定），也可直接來(lái)自I/O引腳。來(lái)自I/O引腳時(shí)，可使器件的輸入建立時(shí)間很短（3ns）。此時(shí)的可編程觸發(fā)器可作為寄存器快速捕獲輸入信號(hào)。觸發(fā)器也可根據(jù)需要被旁路掉，由組合邏輯部分直送MC的輸出。3.擴(kuò)展乘積項(xiàng)使用擴(kuò)展乘積項(xiàng)可增加MC的邏輯功能。有兩種擴(kuò)展乘積項(xiàng)：（1）共享擴(kuò)展項(xiàng)由每個(gè)MC提供一個(gè)未使用的乘積項(xiàng)反饋回本LAB的邏輯陣列。這個(gè)乘積項(xiàng)稱為共享擴(kuò)展項(xiàng)。（2）并聯(lián)擴(kuò)展項(xiàng)一個(gè)MC未使用的乘積項(xiàng)可通過(guò)并聯(lián)擴(kuò)展項(xiàng)的方式提供給相鄰的MC使用。得到15個(gè)乘積項(xiàng)…圖7.3.3并聯(lián)擴(kuò)展項(xiàng)使用例乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣（n－2）（n－1）（n）提供5個(gè)乘積項(xiàng)提供5＋5個(gè)乘積項(xiàng)…………來(lái)自PIA的36個(gè)信號(hào)16個(gè)共享擴(kuò)展項(xiàng)來(lái)自（n-3）MC的并聯(lián)擴(kuò)展項(xiàng)7.3.3 MAX7000系列的I/O控制塊I/O控制塊主要由多路選擇器和輸出緩沖門組成。圖7.3.4為MAX7000E/S器件的I/O控制塊的邏輯框圖。I/O控制塊可使對(duì)應(yīng)的I/O引腳工作于輸入、輸出、雙向三種方式之一。圖7.3.4MAX7000E/S的I/O控制塊PIAVccGND6個(gè)全局輸出使能其他I/O控制塊來(lái)自宏單元漏極開(kāi)路輸出控制壓擺率控制去宏單元去PIAI/O引腳7.4 CPLD/FPGACPLD：ComplexPLD（復(fù)雜的的可編程邏輯器件）FPGA：FieldProgrammableGateArray（現(xiàn)場(chǎng)可編程門陣列）本節(jié)以FLEX10K系列芯片為例介紹CPLD/FPGA類可編程器件的主要特點(diǎn)。FLEX10K系列是一種高密度、高性能的可編程器件。它可提供10000～250000個(gè)等效門。內(nèi)帶的嵌入式陣列增強(qiáng)了其運(yùn)算處理能力。內(nèi)帶的JTAG邊界掃描測(cè)試電路方便了對(duì)其工作狀態(tài)的檢測(cè)。FLEX10K的內(nèi)部連接具有高速、延時(shí)固定并可預(yù)測(cè)的特點(diǎn)。FLEX10K采用CMOS-SRAM（CMOS靜態(tài)隨機(jī)存儲(chǔ)器）的制作工藝，與EEPROM制作工藝的器件不同，用CMOS-SRAM工藝的PLD的編程配置信息在芯片斷電后不能自己保存數(shù)據(jù)，需另加ROM類（如EPROM、EEPROM、FLASHROM等）器件保存編程配置信息并完成上電自動(dòng)加載。雖然這增加了應(yīng)用系統(tǒng)的復(fù)雜度，但可實(shí)現(xiàn)芯片的在線動(dòng)態(tài)配置，這增強(qiáng)了器件的處理能力和應(yīng)用靈活性。7.4.1 FLEX10K的系統(tǒng)結(jié)構(gòu)FLEX10K主要由嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速連線帶（FastTrack）、輸入/輸出單元（IOE）四個(gè)部分組成。圖7.4.1給出了它們的結(jié)構(gòu)關(guān)系。EABLABa1LABa2LABa3

LABaiLABai+1LABan-2LABan-1LABanLABb1LABb2LABb3LABbiLABbi+1LABbn-2LABbn-1LABbnIOEIOE‥IOEIOE‥IOEIOE‥IOE：IOEIOE：IOEIOE：IOEIOE：IOEEABIOEIOE‥IOEIOE‥IOEIOE‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥：：：：：：：：：：：：：：：：：：‥‥‥‥‥‥‥‥‥‥‥‥‥toa5快速連線帶toa4進(jìn)位鏈與級(jí)聯(lián)鏈tob5tob47.4.2 FLEX10K的嵌入式陣列塊（EAB）EAB為一個(gè)有2048bit的RAM塊，其輸入、輸出帶有寄存器，如圖7.4.2所示。DDDD68,4,2,18,4,2,12,4,8,1624/ROMMdatainaddressWERAMdataout256×8512×41024×22048×12,4,8,16行連線帶列連線帶EAB局部連線專用輸入與全局輸入清除圖7.4.2FLEX10K的嵌入式陣列塊（EAB）7.4.3 FLEX10K的邏輯陣列塊（LAB）一個(gè)LAB中包括8個(gè)邏輯單元（LE）、進(jìn)位鏈與級(jí)聯(lián)鏈、控制信號(hào)以及LAB局部互連帶，結(jié)構(gòu)關(guān)系如圖7.4.3所示。1624448LE1LE2LE3LE4LE5LE6LE7LE886442進(jìn)位鏈與級(jí)聯(lián)鏈進(jìn)位鏈與級(jí)聯(lián)鏈專用輸入與全局輸入LAB局部互連列連線帶行列連線帶之間的互連887.4.4 FLEX10K的邏輯單元（LE）LE是FLEX10K結(jié)構(gòu)中的基本處理單元。圖7.4.4為L(zhǎng)E的結(jié)構(gòu)。每個(gè)LE包含一個(gè)四輸入LUT（查找表：LookUpTable），一個(gè)帶有使能和異步清除、置位的可編程觸發(fā)器，一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。LE的輸出可選送到行、列快速連線帶，也可反饋回本LAB的局部互連線帶。LE有4種工作模式。CLRN圖7.4.4FLEX10K的邏輯單元（LE）查找表（LUT）進(jìn)位鏈清除/置位邏輯級(jí)聯(lián)鏈PRNENA時(shí)鐘選擇到快速互連通道到LAB的局部互連DATA1DATA2DATA3DATA4LABCTRL1LABCTRL2清除LABCTRL3LABCTRL4觸發(fā)器旁路01圖7.4.54變量查找表（LUT）的結(jié)構(gòu)ABCD24位SRAM2選1選擇器F011011111111011001010101010101010101010101011. 查找表(LUT) LUT為一種存儲(chǔ)結(jié)構(gòu)，可作為編程實(shí)現(xiàn)組合邏輯函數(shù)的一種方法。與基于乘積項(xiàng)的組合邏輯函數(shù)實(shí)現(xiàn)方法（GAL、MAX7000中）不同，LUT只需改變存儲(chǔ)器的內(nèi)容即可實(shí)現(xiàn)給定變量的任何組合函數(shù)，因而也稱LUT為函數(shù)發(fā)生器。圖7.4.5為用SRAM和選擇器構(gòu)成的四變量LUT的框圖。例如，實(shí)現(xiàn)函數(shù),基于乘積項(xiàng)方法需4個(gè)與門，一個(gè)或門。LUT法根據(jù)函數(shù)F的真值表（表7-3）將F的取值存入SRAM。而將輸入變量作為四組二選一選擇器的控制信號(hào)，低位控制前組、高位控制后組。圖7.4.5的可實(shí)現(xiàn)4變量的任一組合邏輯函數(shù)，其復(fù)雜度和傳輸延時(shí)不隨乘積項(xiàng)的多少而改變。SRAM查找表被認(rèn)為是FPGA類PLD的特點(diǎn)之一，因而也將FLEX10K歸入FPGA類。由于SRAM的內(nèi)容在芯片掉電后不能保存，因而FPGA類芯片在應(yīng)用時(shí)需加設(shè)非易失性存儲(chǔ)器保存配置信息。2．可編程觸發(fā)器

可編程觸發(fā)器可被設(shè)置成D、T、JK或SR觸發(fā)器。觸發(fā)器的時(shí)鐘（CLK）、清除（CLR、異步）、置位（PRN、異步）及使能（ENA）可選自專用輸入引腳或通用I/O引腳，也可由內(nèi)部邏輯電路產(chǎn)生。由圖7.4.4，可編程觸發(fā)器和LUT的輸出可以各自獨(dú)立工作、分別輸出。這提高了LE的利用率。3.進(jìn)位鏈

進(jìn)位鏈提供了LE之間的快速（0.2ns）進(jìn)位功能。低位LE的進(jìn)位信號(hào)可經(jīng)進(jìn)位鏈送到高位LE。這一特點(diǎn)有助FLEX10K實(shí)現(xiàn)任意位的高速加法器、計(jì)數(shù)器和比較器。圖7.4.6為借助進(jìn)位鏈由n+1個(gè)LE實(shí)現(xiàn)的n位全加器。LUT的一部分組成三變量查找表產(chǎn)生兩位輸入信號(hào)及低進(jìn)位的“和”Si，而另一部分也構(gòu)成一個(gè)三變量查找表產(chǎn)生高進(jìn)位通過(guò)進(jìn)位鏈送到高位LE。圖7.4.6借助進(jìn)位鏈實(shí)現(xiàn)的n位全加器3變量查找表S1進(jìn)位鏈連接3變量查找表觸發(fā)器C1LE(1)a1b13變量查找表S2進(jìn)位鏈連接3變量查找表觸發(fā)器C2LE(2)a2a23變量查找表Sn進(jìn)位鏈連接3變量查找表觸發(fā)器CnLE(n)anbn查找表Cn查找表觸發(fā)器LE(n+1)4.級(jí)聯(lián)鏈利用級(jí)聯(lián)鏈，LE可實(shí)現(xiàn)多變量（多于4個(gè)）的組合邏輯函數(shù)。圖7.4.7表示了用n個(gè)LE借助“或”級(jí)聯(lián)鏈實(shí)現(xiàn)4n個(gè)變量組合邏輯函數(shù)F的結(jié)構(gòu)圖?？梢?jiàn)各查找表呈并聯(lián)工作，但級(jí)聯(lián)鏈中每加入一級(jí)LE，輸出信號(hào)的傳輸時(shí)延會(huì)附加一個(gè)量（約0.7ns）。圖7.4.7中的或門也可被設(shè)置成與門形成“與”級(jí)聯(lián)鏈。進(jìn)位鏈和級(jí)聯(lián)鏈為L(zhǎng)AB中的各LE之間提供了快速通道，信號(hào)經(jīng)由它們連接的傳輸時(shí)延小于經(jīng)由行、列連線帶的。各LAB之間的進(jìn)位鏈和級(jí)聯(lián)鏈的連接關(guān)系可由圖7.4.1見(jiàn)。進(jìn)位鏈和級(jí)聯(lián)鏈連接同一LAB行中的間隔LAB之間，但它們不穿過(guò)LAB行中間位置處的EAB。EDA編譯器軟件會(huì)根據(jù)要求自動(dòng)建立進(jìn)位鏈和級(jí)聯(lián)鏈，用戶也可用手動(dòng)方式建立。但過(guò)多使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)限制其它邏輯布線的靈活性。圖7.4.7“或”級(jí)聯(lián)鏈查找表d[3,0]查找表d[7,4]查找表d[(4n-1),(4n-4)]FLE1LE2LEn5.LE的工作模式

根據(jù)對(duì)LE中的LUT和可編程觸發(fā)器的設(shè)置的不同，可把LE的工作模式分為四種。在這幾種模式中，來(lái)自LAB局部互連的信號(hào)DATA1~DATA4作為輸入信號(hào)并有著不同的作用，輸入信號(hào)還有進(jìn)位鏈、級(jí)聯(lián)鏈信號(hào)及來(lái)自LE輸出的反饋信號(hào)。可編程觸發(fā)器的時(shí)鐘選擇和異步進(jìn)位、復(fù)位仍可均如圖7.4.4所示。（1）正常模式 如圖7.4.8所示。LUT被設(shè)置為4輸入查找表，4個(gè)輸入來(lái)自DATA1~DATA4及進(jìn)位鏈輸入?？删幊逃|發(fā)器的輸入數(shù)據(jù)可以是查找表的輸出，也可選擇直接來(lái)自局部互連。觸發(fā)器和查找表可各自獨(dú)立工作、分別輸出。這種工作模式可接收輸入進(jìn)位鏈、級(jí)聯(lián)鏈，產(chǎn)生輸出級(jí)聯(lián)鏈，但沒(méi)有輸出進(jìn)位鏈。進(jìn)位輸入級(jí)聯(lián)輸入級(jí)聯(lián)輸出圖7.4.8LE的正常工作模式4變量查找表CLRNENA到快速互連通道到LAB的局部互連PRNDATA1DATA2DATA3DATA4（2）運(yùn)算模式如圖7.4.9所示。LUT被設(shè)置為兩個(gè)三輸入查找表。第一個(gè)查找表的輸出可作用觸發(fā)器。第二個(gè)查找表的輸出連接到進(jìn)位鏈送下級(jí)LE。這種工作模式可用于高速加法器、累加器和比較器。圖7.4.9LE的運(yùn)算工作模式3變量查找表CLRNENALE輸出PRNDATA1DATA2進(jìn)位輸入級(jí)聯(lián)輸入級(jí)聯(lián)輸出3變量查找表進(jìn)位輸出（3）加/減計(jì)數(shù)模式如圖7.4.10所示。設(shè)置LUT為兩個(gè)三輸入查找表，但輸入的信號(hào)與運(yùn)算模式不同。本LE的輸出Q被反饋回送到查找表的輸入，DATA2可作為加/減控制信號(hào)與Q及進(jìn)位鏈來(lái)信號(hào)運(yùn)算后再經(jīng)進(jìn)位鏈送到下級(jí)LE。本工作模式中，可編程觸發(fā)器可以被同步加載數(shù)據(jù)，這是由DATA3、DATA4控制完成的。CLRN圖7.4.10LE的加/減計(jì)數(shù)工作模式3變量查找表ENALE輸出PRNDATA1(ena)DATA2(u/d)進(jìn)位輸入級(jí)聯(lián)輸入級(jí)聯(lián)輸出3變量查找表進(jìn)位輸出10DATA3(data)DATA4(nload)（4）可清除的計(jì)數(shù)模式如圖7.4.11所示。類似加/減計(jì)數(shù)模式，但DATA2經(jīng)與門作用觸發(fā)器入端，因而DATA2可作為同步清除信號(hào)。這種模式?jīng)]有級(jí)聯(lián)鏈的輸入，但有級(jí)聯(lián)鏈輸出。CLRN圖7.4.11LE的可清除的計(jì)數(shù)工作模式3變量查找表ENALE輸出PRNDATA1(ena)DATA2(nclr)進(jìn)位輸入級(jí)聯(lián)輸出3變量查找表進(jìn)位輸出10DATA3(data)DATA4(nload)圖7.4.12CPLD/EPLD器件中的快速連線帶列互連通道行互連通道LABLAB局部互連7.4.5 FLEX10K的快速連線帶（FastTrack）行、列快速連線帶由遍布于器件長(zhǎng)、寬的一系列連續(xù)連接線（互連通道）組成，由圖7.4.1和圖7.4.12可見(jiàn)快速連線帶和LAB、EAB在器件中的分布關(guān)系。由圖7.4.2、7.4.3可見(jiàn)快速連線帶與EAB、LAB的互連。為提高連接布線的效率，行連線帶的互連通道分為全長(zhǎng)和半長(zhǎng)通道，半長(zhǎng)通道僅能連接LAB行的一半，距離較近的LAB可通過(guò)半長(zhǎng)通道互連。連線帶內(nèi)采用連續(xù)連接線的布線方式稱為連續(xù)式互連結(jié)構(gòu)，這是EPLD/CPLD類器件的布線的特點(diǎn)。在這種連線結(jié)構(gòu)中，不同位置處的邏輯陣列塊的連接關(guān)系是固定的，這使得信號(hào)通過(guò)器件的延時(shí)可以預(yù)測(cè)，給器件的調(diào)測(cè)和使用帶來(lái)了方便。FPGA類器件采用分段式互連結(jié)構(gòu)，布線效率較高，但有著難以預(yù)測(cè)信號(hào)傳輸延時(shí)的缺點(diǎn)。7.4.6 FLEX10K的輸入/輸出單元（IOE）IOE主要包含一個(gè)輸出緩沖器和一個(gè)寄存器，如圖7.4.13。IOE使I/O引腳可輸入、輸出、雙向傳送信號(hào)。當(dāng)輸入信號(hào)能保證的建立時(shí)間較短時(shí)，可用IOE寄存器快速捕獲輸入數(shù)據(jù)。輸出信號(hào)時(shí)，IOE寄存器也可提供快速“時(shí)鐘－輸出”性能。輸出三態(tài)緩沖器可提供漏極開(kāi)路輸出的選擇。輸出電壓的擺動(dòng)速率也可由編程設(shè)置，這使得用戶可調(diào)控輸出信號(hào)的速度和噪聲。 每個(gè)IOE的時(shí)鐘可選自兩個(gè)專用時(shí)鐘線。IOE的清除、時(shí)鐘使能、輸出使能及時(shí)鐘選自周邊控制總線。共有12條周邊控制總線，其上復(fù)用分配的信號(hào)有8個(gè)輸出使能、6個(gè)時(shí)鐘使能、2個(gè)時(shí)鐘、2個(gè)清除和4個(gè)全局信號(hào)。每個(gè)周邊控制總線的信號(hào)可由專用輸入