學(xué)習(xí)筆記第十章可測性設(shè)計(jì)

第十章、可測性設(shè)計(jì)10.1集成電路測試概述10.110.1.1、測試的概念和原理1.測試概念

測試通常是指芯片流片之后的測試，定義為對被測電路施加已知的測試向量，觀察其輸出結(jié)果，并對已知正確的結(jié)果進(jìn)行比較判斷芯片功能，性能、結(jié)構(gòu)好壞的過程。2.測試挑戰(zhàn)

a.因?yàn)殡娐烽T數(shù)量的增加，因此測試時間越來越長

b.測試向量的數(shù)目越來越多但是覆蓋率卻難以提升c.測試設(shè)備成本越來越高10.110.1.2測試以及測試向量的分類按測試目的分類1.驗(yàn)證測試（verificationtesting/designvalidation）：當(dāng)芯片第一次被設(shè)計(jì)生產(chǎn)出來首先接受驗(yàn)證測試，主要進(jìn)行功能測試和全面的AC/DC參數(shù)測試，通過驗(yàn)證測試可以診斷和修改設(shè)計(jì)錯誤，為最終規(guī)范測量出芯片的各種電氣參數(shù)，并開發(fā)測試流程。2.生產(chǎn)測試（manufacturingtesting）：在量產(chǎn)階段，利用前一階段調(diào)試好的流程進(jìn)行測試，目的就是明確測試芯片是不是通過要求！測試成本是首要關(guān)注的問題。因此不會有過多的測試向量，但是必須要有足夠的模型化故障的覆蓋率。3.可靠性測試（reliabilitytesting）：目的：保證芯片的可靠性。通過調(diào)高電壓，延長測試時間，以及提高溫度等方式，將不合格的產(chǎn)品挑出來。4.接受測試（acceptancetesting）：用戶測試，看是否滿足要求按測試方法分類1.窮舉測試向量：特點(diǎn)：覆蓋率高，可以達(dá)到100%，對n輸出的芯片而言，需要2^n個測試向量2.功能測試向量:主要用于驗(yàn)證測試中，用來驗(yàn)證各器件的功能是否正確3.結(jié)構(gòu)測試向量：基于故障模型的測試向量，優(yōu)點(diǎn)：利用電子設(shè)計(jì)自動化EDA工具自動對電路產(chǎn)生測試向量，并有效評估效果，缺點(diǎn)，工具有時無法檢測所有故障類型。10.110.1.3自動測試設(shè)備ATE

可以極大地提高測試速度。

挑戰(zhàn)：1.不同芯片對于同種測試設(shè)備的需求，芯片不同可能要求的測試環(huán)境之類就會不同；2.巨大的測試向量對于設(shè)備自身的要求；10.2故障建模及ATPG原理10.2.1故障建模概念10.210.2.1故障建模的概念1.故障建模是生產(chǎn)測試的基礎(chǔ)，有幾個常見概念：1.缺陷：指電路制造過程中產(chǎn)生的物理異常，2、故障：指由于缺陷所變現(xiàn)出的不同于正常功能的現(xiàn)象，3、誤差：由于故障造成系統(tǒng)功能的偏差或者錯誤，4、漏洞：指由于一些設(shè)計(jì)問題而造成的功能錯誤2.故障建模

指采用數(shù)學(xué)模型來模擬芯片制造過程中的物理缺陷，便于研究故障對于電路或者系統(tǒng)造成的影響，診斷故障的位置。電路中物理缺陷復(fù)雜，但是其實(shí)造成的故障結(jié)果相對而言比較少，采用故障模型規(guī)避了對于物理缺陷分析的復(fù)雜度。10.210.2.2常見的故障模型數(shù)字邏輯單元中的故障模型1.固定性模型（SAF-stuckatfault）：它假設(shè)電路或者系統(tǒng)中某個信號永久為0（SA0）或者1(SA1)，可以表征多種缺陷；對于同等效果的故障集合而言可以合并。2.晶體管固定開/短路故障：晶體管含有兩種故障模型，開路或者短路，開路需要兩種測試向量觀察輸出端跳變是否合理，短路需要測試輸出端口的靜態(tài)電流；3.橋接故障：指節(jié)點(diǎn)間電路的短路故障，通常假想為電阻很小的通路；4.跳變延遲故障：指無法在指定的時間內(nèi)完成信號的跳變；5.傳輸延遲故障：指信號的特定路徑上的傳輸延遲；通常與測試路徑的相關(guān)參數(shù)聯(lián)系在一起2.存儲器的故障檢測1.單元固定故障：將存儲器單元固定為0/1，為了檢測這類故障需要對每一個存儲單元和傳輸線進(jìn)行讀/寫0/1的操作；2.狀態(tài)跳變故障：是固定故障的特殊類型，發(fā)生在對存儲單元進(jìn)行寫操作時候，不發(fā)生正常的跳變，為了檢測這類故障必須對每一個單元進(jìn)行0-1或者1-0的讀寫操作，并且在寫入相反值后立即讀出；3.單元耦合故障（CF）：針對RAM。指一個單元在寫操作時，跳變會影響到別的單元，為了測試它，要在對一個單元進(jìn)行奇數(shù)次跳變后，對所有單元進(jìn)行讀操作，來避免可能造成的耦合故障；4.臨近圖形敏感故障：特殊的故障模式，當(dāng)一個單元周圍出現(xiàn)某些特定的內(nèi)容時，引發(fā)的故障5.地址譯碼故障：a.對于給定的地址，不存在相對應(yīng)的存儲單元b.對于一個存儲單元，沒有對應(yīng)的物理地址c.對于給定的地址?？梢栽L問多個固定的存儲單元 d.對于一個存儲單元，有多個地址可以訪問6.數(shù)據(jù)保留故障

：指存儲單元不能再規(guī)定的時間內(nèi)有效保持其數(shù)據(jù)10.210.2.3ATPG原理1.概念

ATPG是自動測試產(chǎn)生的縮寫；目的就是利用程序軟件根據(jù)測試故障類型自動生成測試向量，主要完成兩方面工作：1.基于某種故障類型，確定當(dāng)前測試向量可以覆蓋多少物理缺陷。2.對于特定的抽象電路，工具可以自動選擇可以匹配的故障類型。2.優(yōu)點(diǎn)1.自動化的過程；2.由于它是根據(jù)故障類型產(chǎn)生測試向量，因此一旦發(fā)生故障，很容易追蹤和定位；3.工作原理1.故障類型選擇：根據(jù)所給的結(jié)構(gòu)確定需要進(jìn)行的檢測的故障類型；2.檢測故障：根據(jù)確定的故障類型，ATPG會決定如何對其進(jìn)行檢測，并且需要考慮施加激勵向量的測試節(jié)點(diǎn)，并考慮所有對其有影響的節(jié)點(diǎn)；3.檢測故障傳輸路徑：4.工具的使用步驟：ATPG根據(jù)工具完成的：

將含有掃描結(jié)構(gòu)的門級網(wǎng)表輸入到ATPG工具內(nèi)輸入庫文件建立ATPG模型根據(jù)STIL文件做DRC檢測生成向量壓縮向量轉(zhuǎn)換為ATE所需要的格式向量輸出測試向量和故障列表10.3可測性設(shè)計(jì)10.3.1可測性設(shè)計(jì)概念可測性設(shè)計(jì)（DFT）

指設(shè)計(jì)人員在設(shè)計(jì)系統(tǒng)和電路的同時，考慮到測試的要求，通過增加一定的硬件開銷，獲得最大可測性的設(shè)計(jì)過程。目的就是基于故障模型的測試服務(wù)，用來檢測生產(chǎn)故障，目前主要有：掃描通路測試，內(nèi)建自測試和邊界掃描測試三種方式；

優(yōu)點(diǎn)：可以大幅縮減產(chǎn)品制造周期，并且提高產(chǎn)品可制造性，減低測試成本等2.可控制性和可觀測性

可控制性是指將信號設(shè)置成0或者1的難度；

可觀測性是指觀察這個信號所產(chǎn)生故障的難度；10.3.2可測性設(shè)計(jì)的優(yōu)勢和不足優(yōu)點(diǎn)不足可以利用EDA工具進(jìn)行測試向量的生成增加的芯片的面積，提高的出錯概率便于故障的診斷和調(diào)試增加設(shè)計(jì)的復(fù)雜程度可以提高芯片的成品率并衡量其品質(zhì)需要額外的引腳增加的硅片面積減少測試成本影響芯片的功耗，速度以及其他性能10.4掃描測試10.4.1基于故障模型的可測試性對于邏輯電路而言采用輸出向輸入反推的方法一般可以確定測試向量；對于時序電路而言，采用掃描測試方法是最佳方案。10.4.2掃描測試的基本概念是內(nèi)部檢測，不同于邊界掃描。掃描時序分為時序和組合兩個部分，使得內(nèi)部節(jié)點(diǎn)可以控制并且可以觀察。測試向量的施加及傳輸是通過將寄存器用特殊設(shè)計(jì)的帶有掃描功能的寄存器代替，使其連接成一個或者幾個長的移位寄存器鏈來實(shí)現(xiàn)。

掃描測試結(jié)構(gòu)基本單元就是掃描觸發(fā)器，目前常用的有帶多路選擇器的D觸發(fā)器和帶掃描端的鎖存器；帶多路選擇器的D觸發(fā)器

有兩種工作模式： 1.正常工作模式 2.掃描移位模式

D觸發(fā)器10.4.2掃描測試的基本概念

2.帶掃描端的鎖存器電平敏感的掃描設(shè)計(jì)，采用的是帶掃描端的鎖存器基于鎖存器設(shè)計(jì)的，最大的劣勢是時鐘的生成和分配異常復(fù)雜

將這些掃描單元按掃描移位模式連接起來，就構(gòu)成了掃描測試的基本結(jié)構(gòu)，掃描方式分為全掃描和部分掃描，全掃描就是把設(shè)計(jì)中所有的寄存器都用掃描功能的寄存器取代；部分掃描就是把部分進(jìn)行代替，沒有取代的部分采用功能測試向量進(jìn)行測試。

latchlatchdClk_cScan_inClk_aClk_bScan_out10.4.3掃描測試原理

一般的電路都是組合邏輯加觸發(fā)器，采用多路選擇觸發(fā)器就可以了，在處理器核中，鎖存器如果是主要的邏輯單元，那么就采用電平敏感的掃描設(shè)計(jì)；對于固定型故障檢測：采用將電路中觸發(fā)器全換成掃描觸發(fā)器的形式，然后進(jìn)行分析：如p182的例子；對于延遲故障檢測：采用at_speed測試：方法是，對組合邏輯路徑施加兩個測試向量，一個使電路設(shè)置在確定的狀態(tài)，另一個引起一個或者多個觸發(fā)器翻轉(zhuǎn)，由下一級觸發(fā)器捕獲信號結(jié)果，檢測跳變。目前有兩種方法來產(chǎn)生并施加at-speed測試向量：移位啟動和慢速移位快速捕獲的方法。移位啟動：最后一個移位時鐘以系統(tǒng)工作模式下的高速工作時鐘來施加，同時啟動待測路徑上的邏輯轉(zhuǎn)換，隨后利用下一個高速時鐘，將該邏輯轉(zhuǎn)換結(jié)果捕獲到掃描單元里。只要一個捕獲時鐘，利用ATPG算法就可以檢測出轉(zhuǎn)換故障，但是他對移位過程中高速時鐘的提出時序要求，會產(chǎn)生很大的功耗。慢速移位快速捕獲的方法SSFC：在數(shù)據(jù)移位時不采用高速時鐘，在啟動邏輯轉(zhuǎn)換周期時使用高速時鐘，隨后再用一個或者多個周期的高速時鐘捕獲邏輯轉(zhuǎn)換結(jié)果，因?yàn)椴恢剐枰粋€周期，所以采用時序ATPG，算法上來說比較困難。但它對移位時鐘和控制信號以及掃描鏈的最低頻率都沒有要求。10.4.4掃描設(shè)計(jì)規(guī)則10.5存儲器內(nèi)建自測10.5.1存儲器測試必要性1.存儲器本身物理結(jié)構(gòu)密度很大，在測試時候收到片外引腳的限制，沒辦法直接訪問嵌入式存儲器2.隨著存儲器容量和密度的不斷增加，各種針對存儲器的新問題也不斷產(chǎn)生3.SOC對于存儲器的需要越來越厲害4.對于soc而言，不同的存儲器類型需要不同的方法5.存儲器的測試時間越來越長了。10.5.2存儲器的測試方法存儲器主要包括地址譯碼單元，存儲單元和讀寫控制單元，存儲器中常見的故障前面已經(jīng)提到過了。目前存在的存儲器測試方法：直接訪問測試：在芯片外直接增加訪問存儲器的端口，通過直接讀、寫存儲單元來測試存儲器。通過片上微處理器測試：利用微處理器中的功能實(shí)現(xiàn)測試算法內(nèi)建自測：通過增加額外的電路來產(chǎn)生片上測試向量并進(jìn)行測試比較，完成對存儲器的測試。主要針對于RAM；掃描寄存器測試：對于小型的嵌入式采用局部外界掃描寄存器，這種方式會給存儲器增加測試外殼，導(dǎo)致讀寫的速率降低。用ASIC功能測試的方法進(jìn)行測試10.5.2各種方式的比較：測試方法優(yōu)點(diǎn)缺點(diǎn)直接訪問測試方法可以進(jìn)行詳細(xì)的測試，可以使用故障診斷工具在芯片I/O上有巨大的損失，布線的代價(jià)可能很大通過微處理器不要額外硬件，沒有性能損失必須要有微處理器內(nèi)建自測有自動工具支持可以全速測試有良好的故障覆蓋率對于測試機(jī)來說，消耗最少有一定的硬件開銷對存儲器帶來永久的性能損失故障診斷和修復(fù)比較麻煩硬件本身的可測試性掃描寄存器可以進(jìn)行故障分析避免了在芯片I/O上性能損失測試時間會很長需要大量的額外硬件用ASIC測試方法不需要額外硬件沒有性能損失只能執(zhí)行簡單算法僅用于小型存儲器10.5.3BIST內(nèi)建自測1.概念

基本思路是：電路自己生成測試向量，不需要外部電路施加，并且有獨(dú)立的結(jié)構(gòu)判斷測試結(jié)果是不是正確。So，他需要附加電路：向量生成器，BIST控制器，響應(yīng)分析器。

核心是控制器：踏實(shí)外部電路和存儲器連接的接口，為存儲器的自測試提供信號，控制測試的結(jié)束與否，實(shí)現(xiàn)測試算法，常用有限狀態(tài)機(jī)實(shí)現(xiàn)。需要具備：1.接受外部啟動存儲器的信號，2，在該信號的驅(qū)動下，建立測試算法，測試電路，3.確定什么時候結(jié)束，并給出測試結(jié)果！PS：還要求BIST具有故障定位和輔助修復(fù)的功能。有利于故障查找和修復(fù)。

由于額外電路帶來的引腳：10.5.4存儲器測試算法

存儲器的測試算法大多都是基于故障模型的，常用的故障模型有棋盤式算法和March算法。1.棋盤法就是把相鄰的存儲單元分為兩個組，然后對不同的組寫入0/1交替出現(xiàn)的測試矢量，停止后對整個存儲陣列進(jìn)行讀取，這樣可以檢測出單元固定障礙和相鄰單元間圖形敏感障礙。 2.march算法：首先是對單個單元進(jìn)行一系列的操作，然后才進(jìn)行下一個單元的操作，操作序列成為march單元。March算法有很多中操作單元，他們對于不同的故障模型有不同的好處。 3.數(shù)據(jù)保留測試：在棋盤法或者march算法中添加延遲單元（延遲一般介于10ms-80ms）來實(shí)現(xiàn)，為了保證存儲單元在一定時間內(nèi)能保持?jǐn)?shù)據(jù)。4.多數(shù)據(jù)背景：10.5.5BIST模塊在設(shè)計(jì)中的集成

內(nèi)建自測電路作為邏輯電路的一部分通常在RTL級插入，并且需要與其他邏輯一起進(jìn)行綜合。數(shù)據(jù)、地址以及其他一些控制信號在進(jìn)入存儲器之前需要經(jīng)過多路選擇器，這可以保證在正常工作下，存儲器輸入來自外部電路，在測試模式在，輸入來自BIST電路。

如果還要工作在掃描模式下，需要開始加入掃描鏈電路，但掃描時候需要屏蔽掉bist_en。

如果電路需要進(jìn)行ATPG（自動生成測試），還需要考慮存儲器所導(dǎo)致的周圍信號不可控制和不可觀察的因素，解決辦法是在存儲器周圍加入必要得隔離旁路結(jié)構(gòu)，使得存儲器在掃描測試下處于透明狀態(tài)，即存儲器中沒有數(shù)據(jù)通過。10.6邊界掃描測試10.6.1基本原理

邊界掃描測試時為了解決印制電路板（PCB）上芯片與芯片之間的互連測試而提出的一種解決方案。他與內(nèi)部掃描的明顯區(qū)別