計算機硬件基礎(chǔ)邏輯門電路課件

補充內(nèi)容：數(shù)字電路與模擬電路電子電路中信號的分類：一類是模擬信號，指在時間上和數(shù)值上都是連續(xù)變化的信號，例如音頻電壓信號等。工作在模擬信號下的電子電路稱為模擬電路。另一類是數(shù)字信號，指在時間上和數(shù)值上都是離散的信號，例如各種脈沖信號。工作在數(shù)字信號下的電路稱為數(shù)字電路。數(shù)字電路的特點：數(shù)字信號是非連續(xù)變化的，通常只有兩種狀態(tài)，用符號“0”和“1”來表示。數(shù)字電路的基本單元比較簡單，對元件的精度要求不高，只要能區(qū)分出“0”和“1”兩種狀態(tài)就可以了，所以容易集成化。數(shù)字電路不僅可以對信號進行算術(shù)運算，而且還能進行邏輯推演和邏輯判斷，在數(shù)字計算機、數(shù)字控制、數(shù)據(jù)采集和處理、數(shù)字通訊等領(lǐng)域中獲得了廣泛的應(yīng)用。數(shù)字電路的主要研究對象是電路的輸入和輸出之間的邏輯關(guān)系，數(shù)字電路也稱邏輯電路。它的一套分析方法也和模擬電路不同，采用的是邏輯代數(shù)、真值表、卡諾圖、特性方程、狀態(tài)轉(zhuǎn)換圖、時序波形圖等。2補充內(nèi)容：計算機硬件基礎(chǔ)

半導(dǎo)體器件的開關(guān)特性x.1

基本邏輯運算和基本門電路x.2

組合邏輯電路x.3

時序邏輯電路x.4數(shù)制及其轉(zhuǎn)換x.03一、常用的進位計數(shù)制任何數(shù)制都涉及3個基本術(shù)語：數(shù)碼：該數(shù)制表示數(shù)值時使用的不同的數(shù)字符號?；〝?shù)）或底：該數(shù)制使用的數(shù)碼的個數(shù)。一般用R表示。權(quán)：該數(shù)制根據(jù)各位數(shù)碼所處位置的不同而賦予的一個固定的單位值。對于每一個數(shù)位i，該位上的權(quán)為Ri。二進制：R=2,基本符號為0和1八進制：R=8,基本符號為0,1,2,3,4,5,6,7十六進制：R=16,基本符號為0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F十進制：R=10,基本符號為0,1,2,3,4,5,6,7,8,95二、不同數(shù)制間的轉(zhuǎn)換R進制數(shù)轉(zhuǎn)換成十進制數(shù)：按權(quán)展開法十進制數(shù)轉(zhuǎn)換成R進制數(shù)：整數(shù)部分的轉(zhuǎn)換：除基取余法（先低后高）小數(shù)部分的轉(zhuǎn)換：乘基取整法（先高后低）二、八、十六進制數(shù)的相互轉(zhuǎn)換八進制數(shù)轉(zhuǎn)換成二進制數(shù)十六進制數(shù)轉(zhuǎn)換成二進制數(shù)二進制數(shù)轉(zhuǎn)換成八進制數(shù)二進制數(shù)轉(zhuǎn)換成十六進制數(shù)6三、二進制運算規(guī)則算術(shù)運算加法：1101+1001=？減法：1101-0111=？乘法：1101×1001=？除法：1110101÷1001=？邏輯運算與運算：1100∧1010=？或運算：1100∧1010=？非運算：~（1011）=？異或運算：1100⊕1010=？7一、二極管的開關(guān)特性9二、三極管的開關(guān)特性10三、MOS管的開關(guān)特性11邏輯常量：邏輯常量只有兩個，即0和1，用來表示兩個對立的邏輯狀態(tài)。邏輯變量：邏輯變量一般用字母、數(shù)字及其組合來表示，其取值只有兩個，即0和1。在“正邏輯”的數(shù)字電路設(shè)計中，用低電平信號（如0.5V）表示邏輯0；用高電平信號（如3V）表示邏輯1。邏輯運算：對邏輯常量和變量的操作。有與、或、非三種基本邏輯運算。邏輯門（logicgates）：對邏輯常量和變量完成基本的邏輯運算的電路。一、邏輯變量和邏輯表達(dá)式13邏輯函數(shù)：用于表達(dá)邏輯變量之間關(guān)系的代數(shù)式。使用與、或、非3種基本邏輯運算，可以構(gòu)造出任何邏輯函數(shù)。邏輯代數(shù)：邏輯代數(shù)是研究邏輯函數(shù)運算和化簡的一種數(shù)學(xué)系統(tǒng)，也是用來描述、分析、簡化數(shù)字電路的數(shù)學(xué)工具。又稱布爾代數(shù)。在數(shù)字電路中，表示邏輯變量之間的邏輯關(guān)系的方法一般有3種：邏輯代數(shù)式、真值表、電路圖。真值表：將所有輸入變量的所有可能的取值組合，及其在此情況下輸出變量應(yīng)有的取值羅列出來，所形成的一張表。它最全面、最直觀地表達(dá)了邏輯關(guān)系。一、邏輯變量和邏輯表達(dá)式14二、邏輯門常見的邏輯門及表示方式15基本的邏輯運算與運算（AND)或運算（OR）非運算（NOT）二、邏輯門三種基本的邏輯運算：所有邏輯運算都是按位操作的17與運算（AND）邏輯表達(dá)式：

F＝A·B＝AB邏輯門電路符號：運算規(guī)則： 有0就出0真值表：ABF00001010011118或運算（OR）邏輯表達(dá)式：

F＝A＋B邏輯門電路符號：運算規(guī)則： 有1就出1真值表：ABF00001110111119二、邏輯門門電路舉例：雙極型邏輯門（雙極型邏輯門）21二、邏輯門單極型邏輯門（MOS型邏輯門）22單極型邏輯門與雙極型邏輯門的比較：就邏輯功能來說，并無區(qū)別；MOS器件的優(yōu)勢：制造工藝簡單集成度高體積小功耗低抗干擾能力強MOS型門電路在各種數(shù)字電路中得到廣泛應(yīng)用。23與非門（NAND）邏輯表達(dá)式：

F＝A·B＝AB邏輯門電路符號：運算規(guī)則： 有0就出1真值表：ABF00101110111025或非門（NOR）邏輯表達(dá)式：運算規(guī)則： 有1就出0真值表：ABF001010100110F＝A＋B邏輯門電路符號：26二、邏輯門單極型邏輯門（MOS型邏輯門）29邏輯符號對照:

國家標(biāo)準(zhǔn)曾用標(biāo)準(zhǔn)美國標(biāo)準(zhǔn)30三、邏輯代數(shù)的基本定律31交換律：A+B=B+AA·B=B·A結(jié)合律：A+(B+C)=(A+B)+CA·(B·C)=(A·B)·C分配律：

A+B·C=(A+B)·(A+C)A·(B+C)=A·B+A·C32吸收律：A+A·B=AA·(A+B)=A第二吸收律：A+A·B=A+BA·(A+B)=A·B反演律：A+B=A·BA·B=A+B33包含律：A·B+A·C+B·C=A·B+A·C(A+B)·(A+C)·(B+C)=(A+B)·(A+C)重疊律：A+A=AA·A=A互補律：A+A=1A·A=0340-1律：0+A=A1·A=A0·A=01+A=135四、邏輯函數(shù)的化簡化簡：將一個邏輯函數(shù)變換成一個形式更簡單、與之等效的邏輯函數(shù)。在設(shè)計邏輯電路時，每個邏輯表達(dá)式是和一個邏輯電路相對應(yīng)，因此必須將邏輯表達(dá)式進行化簡，以減少實現(xiàn)它的電路所用元器件。化簡方法：代數(shù)化簡法，卡諾圖化簡法代數(shù)化簡法:直接利用邏輯代數(shù)的基本公式和規(guī)則進行化簡。要求熟練地掌握邏輯函數(shù)的公式，且技巧性很強，并經(jīng)過多次訓(xùn)練才能進行快速化簡?；喌慕Y(jié)果是否最簡不易判斷?？ㄖZ圖化簡法：是一種借助于卡諾圖的幾何化簡法，肯定能得到最簡結(jié)果。但僅適用于變量較少的情況。36四、邏輯函數(shù)的化簡--代數(shù)化簡法37(5)配項法有些函數(shù)很難直接用上述方法來化簡，不妨利用互補律公式，先將某些項乘以（A+A），展開后再消去更多的項；也可以先適當(dāng)加上一些多余項或無關(guān)項，然后再簡化。配項的原則：①增加的新項不會影響原始函數(shù)的邏輯關(guān)系；②新增加的項要有利于其他項的合并.一般來說，化簡時要注意以下幾點：盡可能先使用并項法、吸收法、消去法、取消法等簡單方法進行化簡，當(dāng)這些方法不湊效時，再考慮使用配項法。如果原始函數(shù)不是“與或”式，需先將其轉(zhuǎn)換成“與或”式，然后再化簡。化簡后得到的最簡表達(dá)式不一定是唯一的，但它們中的“與”項個數(shù)及“與”項中的因子數(shù)都應(yīng)該是最少的。四、邏輯函數(shù)的化簡38x.3組合邏輯電路

組合邏輯電路設(shè)計方法一

二進制加法器二

譯碼器三

算術(shù)邏輯運算單元ALU四

數(shù)據(jù)選擇器五39一、組合邏輯電路設(shè)計方法組合邏輯電路的特點：邏輯電路的輸出狀態(tài)僅和當(dāng)時的輸入狀態(tài)有關(guān)，而與過去的輸入狀態(tài)無關(guān)。即當(dāng)輸入信號變化時，輸出信號也跟著變化。常用的組合邏輯電路：加法器、算術(shù)邏輯單元、譯碼器、數(shù)據(jù)選擇器等。在計算機CPU設(shè)計中，組合邏輯電路通常被用來產(chǎn)生控制信號，輸入可能是指令的操作碼和狀態(tài)信號，而其輸出則是寄存器、存儲器等等的寫入控制信號和數(shù)據(jù)選擇信號。組合邏輯電路的設(shè)計步驟如下：分析該邏輯電路的邏輯要求；根據(jù)邏輯要求確定輸入變量和輸出變量；將輸入輸出關(guān)系表示成真值表；根據(jù)真值表寫出輸出函數(shù)的邏輯表達(dá)式，并化簡；畫出邏輯電路。40二、二進制加法器加法器:計算機基本運算部件之一。所有的算術(shù)運算加、減、乘、除都可以分解成加法和移位操作。加法器分類：半加器：不考慮低位進位輸入，兩個二進制數(shù)碼相加的電路。

Hi＝Xi⊕YiCi+1＝XiYi全加器：考慮低位進位輸入的加法器輸入變量：3個，即加數(shù)Xi、被加數(shù)Yi和低位來的進位Ci；輸出變量：2個，即本位的和Si、向高位的進位Ci＋1。全加器真值表XiYiCi

FiCi＋1000001010011100101110111

0010100110010111XiYi

HiCi＋100011011

00101001半加器真值表41二、二進制加法器由真值表可得全加器輸出Fi和進位輸出Ci＋1的表達(dá)式為：化簡可得：Fi=Xi

⊕Yi

⊕CiCi＋1=XiYi+（Xi＋Yi）Ci =XiYi+（Xi

⊕Yi）CiFi=XiYiCi+XiYiCi+XiYiCi+XiYiCiCi＋1=XiYiCi+XiYiCi+XiYiCi+XiYiCi42一位全加器邏輯電路一位全加器邏輯框圖FiCiYiXiCi+1FAFiCiYiXiCi+1Fi=Xi

⊕Yi

⊕CiCi＋1=XiYi+（Xi＋Yi）Ci=XiYi+（Xi

⊕Yi）Ci43四位二進制加法器由4個全加器串連構(gòu)成行波進位加法器特點：位間進位是串行傳送（稱為行波進位），即本位全加和Fi必須等低位進位Ci來到后才能得到。缺點：加法時間與位數(shù)有關(guān)，速度較慢。44四位二進制并行進位加法器在4個全加器基礎(chǔ)上進行改造，以便并行產(chǎn)生進位，構(gòu)成并行進位加法器。45三、算術(shù)邏輯運算單元ALUALU（Arithmetic&LogicUnit）：即算術(shù)邏輯運算單元。一種功能較強的組合邏輯電路，可以多種算術(shù)運算和邏輯運算。全加器：只能對輸入數(shù)據(jù)進行加法運算。ALU的特點：在全加器基礎(chǔ)上，增加一些邏輯電路和功能控制信號線，可完成多功能的算術(shù)邏輯運算。(功能擴展)內(nèi)部提供并行（先行）進位邏輯，可以幾乎同時產(chǎn)生各位的進位，從而實現(xiàn)高速運算。（并行進位）46如何進行功能擴展？基本思想：在全加器的輸入端插入一個函數(shù)發(fā)生器電路。函數(shù)發(fā)生器在控制參數(shù)s0,s1,s2,s3的控制下，將輸入量Ai和Bi進行組合，產(chǎn)生組合函數(shù)Xi和Yi,然后組合函數(shù)Xi和Yi，以及相鄰低位送來的進位一起通過全加器進行全加。不同的控制參數(shù)可以得到不同的組合函數(shù)，從而可實現(xiàn)多種不同的算術(shù)運算和邏輯運算。47S0S1

Yi

S2S3

Xi

00

01

10

1100

01

10

111

XiYi與控制參數(shù)、輸入量的關(guān)系（書p47表2.4）48進一步化簡，并代入Fi和Cn+i+1,可得到ALU的某一位邏輯表達(dá)式如下:494位ALU

問題：內(nèi)部是串行進位還是并行進位？回答：由上圖結(jié)構(gòu)中可以看出

Cn＋1＝Y(jié)0＋X0Cn

Cn＋2＝Y(jié)1＋X1Cn＋1

Cn＋3＝Y(jié)2＋X2Cn＋2

Cn＋4＝Y(jié)3＋X3Cn＋3顯然是一個串行進位！速度慢，為了實現(xiàn)快速ALU，需加以改進。50思考：Cn＋i與X、Y有關(guān)，而每一位中X、Y的產(chǎn)生是否同時？答：由于每一位中X、Y的產(chǎn)生是同時的，則可以由下面方法算出并行進位的Cn＋1~Cn＋4：

第0位向第1位的進位公式為Cn＋1＝Y(jié)0＋X0Cn第1位向第2位的進位公式為

Cn＋2＝Y(jié)1＋X1Cn＋1＝Y(jié)1＋Y0X1＋X0X1Cn

第2位向第3位的進位公式為

Cn＋3＝Y(jié)2＋X2Cn＋2＝Y(jié)2＋Y1X1＋Y0X1X2＋X0X1X2Cn第3位的進位輸出（即整個4位運算進位輸出）公式為

Cn＋4＝Y(jié)3＋X3Cn＋3

＝Y(jié)3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn

如何實現(xiàn)內(nèi)部并行進位？51令G＝Y(jié)3＋Y2X3＋Y1X2X3＋Y0X1X2X3

P＝X0X1X2X3則Cn+4=G+P·CnG為進位發(fā)生（函數(shù)）輸出P為進位傳送（函數(shù)）輸出增加P和G的目的：在于實現(xiàn)多片（組）ALU之間的先行進位。52ALU芯片實例：7418174181(SN74181,74LS181)是國際流行的4位ALU，屬于中規(guī)模集成電路芯片?？梢詫崿F(xiàn)4位二進制數(shù)的算術(shù)運算（16種）和邏輯運算（16種）；片內(nèi)用先行進位；可以用多個74181組成更多位數(shù)的算術(shù)/邏輯運算部件。例如，用4片74181可組成16位的ALU。片間進位：串行；并行（需要用到片間先行進位發(fā)生器或先行進位部件，74182）。5374181ALU的方框圖:具有正邏輯和負(fù)邏輯兩種內(nèi)部邏輯結(jié)構(gòu)圖見下頁5474181ALU邏輯圖（1）Bi5574181ALU邏輯圖（2）X0Y0CnMF0異或門??=n000CXYF5674181ALU邏輯圖（2）PGX3Y3X2Y2X1Y1X0Y0CnG＝Y(jié)3＋Y2X3＋Y1X2X3＋Y0X1X2X3

P＝X0X1X2X35774181ALU邏輯圖（總體）5874181ALU：算術(shù)邏輯運算的實現(xiàn)：M=L時，對進位信號沒有影響，做算術(shù)運算M=H時，進位門被封鎖，做邏輯運算說明：74181執(zhí)行正邏輯輸入/輸出方式的一組算術(shù)運算和邏輯運算和負(fù)邏輯輸入/輸出方式的一組算術(shù)運算和邏輯運算是等效的。A=B端：可以判斷兩個數(shù)是否相等。減法是用補碼方式進行的，其中數(shù)的按位取反在內(nèi)部完成，而結(jié)果輸出“A減B減1”。因此做減法時必須在最末尾產(chǎn)生一個強迫進位（加1）。59如何利用74181組成16位ALU?Cn+x=G0+P0CnCn+y=G1+P1Cn+xCn+z=G2+P2Cn+yCn+4=G3+P3Cn+z片內(nèi)先行進位,片間串行進位CnCn+XCn+YCn+ZCn+460兩級先行進位ALU：4片（組）的先行進位邏輯Cn+x=G0+P0CnCn+y=G1+P1Cn+x=G1+G0P1+P0P1Cn

Cn+x=G2+P2Cn+y

=G2+G1P2+G0P1P2+P0P1P2CnCn+4=G3+P3Cn+z=G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn=G*+P*CnG*為成組先行進位發(fā)生(函數(shù))輸出P*為成組先行進位傳送(函數(shù))輸出61成組先行進位部件CLA的邏輯圖（如74182CLA）62例:設(shè)計16位先行進位ALU片內(nèi)先行進位,片間先行進位.6332位ALU邏輯方框圖2個74L1828個4位ALU74L1816464位組間先行進位ALU65四、譯碼器譯碼器功能：把輸入編碼譯成相應(yīng)的控制電位，作為芯片的片選信號或其他操作控制信號。特點：有n個輸入變量，2n個輸出變量（n－2n）；n個輸入信號具有2n個編碼對應(yīng)于2n條輸出線輸出：當(dāng)輸入為某一編碼時，對應(yīng)僅有一根輸出為“0”（或為“1”），其余輸出均為“1”（或為“0”）。常用的譯碼器芯片：74LS139：雙2－4譯碼器（n＝2）74LS138：3－8譯碼器（n＝3）6674LS139內(nèi)部集成兩個2－4譯碼器；功能表：“使能”控制端E：用來控制譯碼器是否工作，當(dāng)E端為“1”時，禁止譯碼器工作，此時譯碼器的所有輸出線均為無效即“1”。輸入輸出EBAY3Y2Y1Y0HLLLLXLLHHXLHLHHHHHLHHHLHHHLHHHLHHHX：指可以取值1或者06774LS139按照真值表，四個輸出的邏輯代數(shù)式為：2－4譯碼器邏輯電路：Y0Y1Y2Y3EAB6874LS1383輸入8輸出的譯碼器：3－8譯碼器；功能表：輸入輸出G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001111110111100100111011111001011101111110011010111111100111011111110XXXXX11111111X1XXXX11111111XX1XXX11111111當(dāng)G1G2AG2B＝HLL時，譯碼器才工作。

輸入輸出G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001111110111100100111011111001011101111110011010111111100111011111110XXXXX11111111X1XXXX11111111XX1XXX1111111169五、數(shù)據(jù)選擇器數(shù)據(jù)選擇器也稱多路選擇開關(guān)。數(shù)據(jù)選擇器是從2n個輸入數(shù)據(jù)中選擇一個送到輸出端，選擇哪一個輸入數(shù)據(jù)由n位地址輸入來選擇決定。70作業(yè)：PPT：p43-44，試寫出Xi、Yi的化簡過程閱讀:教材p46-50ALU的組成原理，74181功能閱讀：參考書，譯碼器、數(shù)據(jù)選擇器的組成原理71x.4時序邏輯電路

觸發(fā)器和鎖存器

一

寄存器二

計數(shù)器三移位寄存器四72時序邏輯電路的基本部件：觸發(fā)器。電路的輸出不僅與當(dāng)前的輸入狀態(tài)有關(guān)，而且還與前一時刻的狀態(tài)有關(guān)。計算機中常用的時序邏輯電路：寄存器、移位寄存器、計數(shù)器等。73一、觸發(fā)器和鎖存器

（1）電平觸發(fā)方式觸發(fā)器C：時鐘信號D：數(shù)據(jù)輸入信號Q：輸出信號，代表觸發(fā)器的狀態(tài)，即儲存了0/1Q＃：反相輸出信號74一、觸發(fā)器和鎖存器

（1）電平觸發(fā)方式觸發(fā)器特點：觸發(fā)器只在時鐘信號C為觸發(fā)約定電平高電平（或低電平）時，才接收輸入數(shù)據(jù)D（至Q端），否則，觸發(fā)器狀態(tài)保持不變。在時鐘信號C為觸發(fā)約定電平時，輸出Q端的狀態(tài)隨著輸入端D的變化而變化；電平觸發(fā)方式觸發(fā)器又稱為D鎖存器，主要用作存儲器的地址鎖存器，以使CPU發(fā)出的地址在整個存儲器讀或?qū)懼芷诒３址€(wěn)定不變。75一、觸發(fā)器和鎖存器

（2）邊沿觸發(fā)方式觸發(fā)器CP：時鐘信號 D：數(shù)據(jù)輸入RD＃：異步清零端，任何時間該信號為0，則Q端必清零SD＃：異步置位端，任何時間該信號為0，則Q端必置1Q：輸出信號，代表觸發(fā)器的狀態(tài)；Q＃：反相輸出信號76一、觸發(fā)器和鎖存器

（2）邊沿觸發(fā)方式觸發(fā)器特點：觸發(fā)器只在時鐘脈沖CP的約定邊沿（上升沿或下降沿）來到時，才接收輸入數(shù)據(jù)D（至Q端），否則，觸發(fā)器狀態(tài)保持不變。在時鐘信號C為高電平或者低電平時，輸出Q端的狀態(tài)不會隨著輸入端D的變化而變化；常用的正邊沿觸發(fā)器之一就是D觸發(fā)器，由于它在CP上升沿以外時間出現(xiàn)在D端的數(shù)據(jù)變化和干擾信號不會被接收，因此具有很強的抗干擾能力而得到廣泛應(yīng)用。它一般可用來組成寄存器、計數(shù)器和移位寄存器等。77二、寄存器功能：存儲多位二進制信息。組成：由一組觸發(fā)器組成，所有觸發(fā)器采用同一個時鐘信號或其他控制信號，以便進行統(tǒng)一的打入或其他控制操作。由n位觸發(fā)器構(gòu)成的寄存器稱為n位寄存器，它可以存儲n位二進制信息。78二、寄存器工作原理：當(dāng)時鐘脈沖CP到來時，寄存器的輸入數(shù)據(jù)（D3～D0）同