VLSI設(shè)計(jì)基礎(chǔ)復(fù)習(xí)

/VLSI設(shè)計(jì)基礎(chǔ)復(fù)習(xí)資料為什么CMOS（含BiCMOS）工藝成為VLSI主流工藝？其最大特點(diǎn)是什么？在微電子技術(shù)領(lǐng)域，集成電路的制造有兩個(gè)主要的實(shí)現(xiàn)技術(shù)：雙極技術(shù)和MOS技術(shù)。CMOS以其結(jié)構(gòu)簡(jiǎn)潔，集成度高，耗散功率小等優(yōu)點(diǎn)，成為當(dāng)今VLSI制造的主流技術(shù)。其最大特點(diǎn)是耗散功率小。說明MOS器件的基本工作原理。它和BJT基本工作原理的區(qū)分是什么？MOS器件基于表面感應(yīng)的原理，是利用垂直的柵壓VGS實(shí)現(xiàn)對(duì)水平IDS的限制。它是多子（多數(shù)載流子）器件。用跨導(dǎo)描述其放大實(shí)力。雙極型晶體管(BJT)是利用放射結(jié)、集電結(jié)成的體內(nèi)器件，由基極電流限制集電極電流的兩種載流子均起作用的器件。用電流放大系數(shù)描述其放大實(shí)力。為什么說硅柵工藝優(yōu)于鋁柵工藝？硅柵工藝是利用重?fù)诫s的多晶硅來代替鋁做為MOS管的柵電極，使MOS電路特性得到很大改善，它使|VTP|下降1.1V，也簡(jiǎn)潔獲得合適的VTN值并能提高開關(guān)速度和集成度。硅柵工藝具有自對(duì)準(zhǔn)作用，這是由于硅具有耐高溫的性質(zhì)。柵電極，更準(zhǔn)確的說是在柵電極下面的介質(zhì)層，是限定源、漏擴(kuò)散區(qū)邊界的擴(kuò)散掩膜，使柵區(qū)和源、漏交迭的密勒電容大大減小，也使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴(kuò)散之前進(jìn)行柵氧化，也意味著可得到淺結(jié)。鋁柵工藝為了保證柵金屬和漏極鋁引線之間看肯定的間隔，要求漏擴(kuò)散區(qū)面積要大些。而在硅柵工藝中覆蓋源漏極的鋁引線可重迭到柵區(qū)，這是因?yàn)橛幸唤^緣層將柵區(qū)和源漏極引線隔開，從而可使結(jié)面積削減30%-40%。硅柵工藝還可提高集成度，這不僅是因?yàn)閿U(kuò)散自對(duì)準(zhǔn)作用可使單元面積大為縮小，而且因?yàn)楣钖殴に嚳梢赃\(yùn)用“二層半布線”即一層鋁布線，一層重?fù)诫s多晶硅布線，一層重?fù)诫s的擴(kuò)散層布線。由于在制作擴(kuò)散層時(shí)，多晶硅要起掩膜作用，所以擴(kuò)散層不能和多晶硅層交叉，故稱為兩層半布線．鋁柵工藝只有兩層布線：一層鋁布線，一層擴(kuò)散層布線。硅柵工藝由于有兩層半布線，既可使芯片面積比鋁柵縮小50%又可增加布線敏捷性。當(dāng)然，硅柵工藝較之鋁柵工藝?yán)щy得多，需增加多晶硅淀積、等離子刻蝕工序，而且由于表面層次多，臺(tái)階比較高，表面斷鋁，增加了光刻的困難，所以又發(fā)展了以Si3N4作掩膜的局部氧化LOCOS(LocalOxidationIsolationforMOSIC)工藝，或稱等平面硅柵工藝。畫出MOS器件的輸出特性曲線。指出MOS器件和BJT輸出特性曲線的異同。雙極性晶體管的輸出特性曲線形態(tài)和MOS器件的輸出特性曲線相像，但線性區(qū)和飽和區(qū)恰好相反。MOS器件的輸出特性曲線的參變量是VGS，雙極性晶體管的輸出特性曲線的參變量是基極電流IB。畫出增加型(Enhancement)NMOS晶體管和耗盡型(Depletion)NMOS晶體管的輸出特性曲線。標(biāo)出它們閾值電壓VT(Thresholdvoltage)、夾斷電壓VP(pinch-off)的符號(hào)。耗盡型NMOS晶體管夾斷電壓VP的符號(hào)為負(fù)。增加型NMOS晶體管閾值電壓VT的符號(hào)為正。列出影響MOS晶的閾值電壓VT的因素。為什么硅柵NMOS器件相對(duì)于鋁柵NMOS器件簡(jiǎn)潔獲得增加型器件？第一個(gè)影響閾值電壓的因素是作為介質(zhì)的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質(zhì)。其次個(gè)影響閾值電壓的因素是襯底的摻雜濃度。第三個(gè)影響閾值電壓的因素是由柵氧化層厚度tOX確定的單位面積柵電容的大小。第四個(gè)對(duì)器件閾值電壓具有重要影響的參數(shù)是柵材料和硅襯底的功函數(shù)差ΦMS的數(shù)值。鋁柵的ΦMS為-0.3V硅柵為+0.8V。所以硅柵NMOS器件相對(duì)于鋁柵NMOS器件簡(jiǎn)潔獲得增加型器件。寫出MOS晶體管的線性區(qū)、飽和區(qū)和截止區(qū)的電流-電壓特性方程。何謂薩式方程？薩式方程就有MOS晶體管的電流-電壓特性方程。說明MOS晶體管的最高工作頻率同柵極輸入電容之間的關(guān)系。MOS晶體管的最高工作頻率柵極輸入電容正比于柵區(qū)面積乘單位面積柵電容。什么是MOS晶體管的襯底偏置效應(yīng)？CMOS倒相器有襯底偏置效應(yīng)嗎？當(dāng)MOS晶體管的源極和襯底不相連時(shí)，即VBS(Bulk-Source)≠0的狀況，由基本的pn結(jié)理論可知，處于反偏的pn結(jié)的耗盡層將展寬。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有變更的狀況下，耗盡層電荷的增加，必定導(dǎo)致溝道中可動(dòng)電荷的削減，從而導(dǎo)致導(dǎo)電水平下降。若要維持原有的導(dǎo)電水平，必需增加?xùn)艍?，即增加?xùn)派系碾姾蓴?shù)。對(duì)器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數(shù)值提高。對(duì)NMOS，VTN更正，對(duì)PMOS，VTP更負(fù)，即閾值電壓的肯定值提高了。CMOS倒相器沒有襯底偏置效應(yīng)，但CMOS傳輸門有。為什么通常PMOS管的(W／L)P比NMOS管的寬長(zhǎng)比(W／L)N大？大多少倍？因?yàn)橛行щ娮舆w移率比有效空穴遷移率約高出2.5倍，為保證導(dǎo)電因子相等，進(jìn)而保證有對(duì)稱的電流特性、跨導(dǎo)等，往往在設(shè)計(jì)輸出級(jí)電路時(shí)，要求PMOS管的(W／L)P比NMOS管的寬長(zhǎng)比(W／L)N大2.5倍。NMOS傳輸門和PMOS傳輸門在傳輸高電平和低電平常，各有什么特點(diǎn)。NMOS傳輸門在傳輸高電平常，有閾值電壓損耗，NMOS傳輸門可以完全地傳輸?shù)碗娖?。PMOS傳輸門在傳輸?shù)碗娖匠?，有閾值電壓損耗，PMOS傳輸門可以完全地傳輸高電平。何謂三態(tài)邏輯？三態(tài)門是一種特別有用的邏輯部件，它被廣泛地應(yīng)用在總線結(jié)構(gòu)的電路系統(tǒng)中。所謂三態(tài)邏輯，是指該邏輯門除了正常的“0”、“1”兩種輸出狀態(tài)外，還存在第三態(tài)：高阻輸出態(tài)(Z)。畫出CMOS傳輸門的電路圖，它有襯底偏置效應(yīng)嗎？CMOS傳輸門有襯底偏置效應(yīng)。電學(xué)設(shè)計(jì)規(guī)則包括哪些內(nèi)容？包括3個(gè)方面，即工藝參數(shù)、晶體管的電學(xué)參數(shù)、電阻參數(shù)。工藝對(duì)設(shè)計(jì)的制約包括哪些方面？

l)最小加工尺寸和集成度對(duì)設(shè)計(jì)的制約。任何一條工藝線均有標(biāo)稱加工尺寸，這樣的標(biāo)稱尺寸就確定了我們?cè)O(shè)計(jì)的MOS器件的溝道長(zhǎng)度L。另一方面，即使是具有相同的標(biāo)稱尺寸，在各圖形詳細(xì)的加工精度上還有差別。工藝線的加工還有一個(gè)最大芯片尺寸(粗略地反應(yīng)了集成度)的限制。2)標(biāo)準(zhǔn)工藝流程對(duì)特殊工藝要求的制約。通常是要求設(shè)計(jì)遷就工藝，假如不是特殊的須要，設(shè)計(jì)者盡量地不要增加額外的工藝要求。3)工藝參數(shù)對(duì)設(shè)計(jì)的制約。由工藝確定的電路的重要參數(shù)有閾值電壓、薄層電阻和單位面積電容等。版圖設(shè)計(jì)規(guī)則包括哪些內(nèi)容？設(shè)計(jì)規(guī)則由兩個(gè)子集組成：幾何設(shè)計(jì)規(guī)則和電學(xué)設(shè)計(jì)規(guī)則。幾何設(shè)計(jì)規(guī)則給出的是一組版圖設(shè)計(jì)的最小允許尺寸，設(shè)計(jì)者不能突破這些最小尺寸的限制，也就是說，在設(shè)計(jì)版圖時(shí)對(duì)這些位置的版圖圖形尺寸，只能是大于或等于設(shè)計(jì)規(guī)則的描述，而不能小于這些尺寸，它是集成電路版圖設(shè)計(jì)的依據(jù)。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現(xiàn)的。設(shè)計(jì)規(guī)則本身并不代表光刻、化學(xué)腐蝕、對(duì)準(zhǔn)容差的極限尺寸，它所代表的是容差的要求。電學(xué)設(shè)計(jì)規(guī)則給出的是將詳細(xì)的工藝參數(shù)及其結(jié)果抽象出的電學(xué)參數(shù)，是電路和系統(tǒng)設(shè)計(jì)、模擬的依據(jù)說明圖4-4所示硅柵NMOS或非結(jié)構(gòu)ROM的局部版圖的區(qū)分。圖4-4(a)所示的硅柵NMOS或非結(jié)構(gòu)ROM的版圖，以多晶硅條為字線(圖中水平線)，以鋁線做位線(圖中豎直線)，以n+擴(kuò)散區(qū)做地線，并且地線間隔排列即采納共用地線(共用源區(qū))結(jié)構(gòu)，在須要制作NMOS管的字線、位線交叉點(diǎn)處做一個(gè)n+擴(kuò)散區(qū)形成源漏，和水平硅柵構(gòu)成NMOS晶體管。圖4-4(b)則顯示了另一種結(jié)構(gòu)的硅柵NMOSROM。和(a)圖不同的是，它在全部的字線、位線交義點(diǎn)都制作NMOS管，所不同的是有的NMOS管能夠在正常信號(hào)下工作，有的則不能工作。它采納離子注入的方法，在不須要NMOS管的地方，預(yù)先在多晶硅下注入硼離子，使此處的襯底表面P型雜質(zhì)濃度提高，使NMOS管的閾值電壓提高到大于電源電壓，這樣，字線上的信號(hào)不能使此處的NMOS管導(dǎo)通，從而該NMOS管不起作用，達(dá)到選擇的效果。在這兩種結(jié)構(gòu)中值得留意的是，由于用擴(kuò)散區(qū)做地線，為防止擴(kuò)散電阻使地線的串聯(lián)電阻過大，ROM塊不能很大，對(duì)大容量ROM應(yīng)分塊處理。說明采納離子注入方法確定晶體管選擇的優(yōu)點(diǎn)。采納離子注入的方法確定晶體管的選擇的優(yōu)點(diǎn)是：結(jié)構(gòu)簡(jiǎn)潔，對(duì)不同的數(shù)據(jù)或邏輯，只需—塊掩模版就可以加以確定；保密性好，由于離子注入采納的是光刻膠愛護(hù)，注入完畢后去除光刻膠，在硅片表面不留圖形痕跡。說明如圖所示采納標(biāo)準(zhǔn)CMOS結(jié)構(gòu)MUX電路中，邏輯電平提升電路的工作原理。邏輯電平提升電路是一個(gè)由倒相器和PMOS管組成的正反饋回路。當(dāng)NMOS結(jié)構(gòu)的MUX在傳輸高電平常，隨著Z端電位不斷地上升(對(duì)節(jié)點(diǎn)電容充電)，倒相器的輸出電位不斷地下降，使得PMOS管由原先的截止轉(zhuǎn)向?qū)?，加快了Z點(diǎn)電位的提升速度，這時(shí)，即使MUX中的NMOS管已經(jīng)截止(因?yàn)殚撝祿p耗)，通過導(dǎo)通的PMOS管仍舊能夠?qū)點(diǎn)的電位提升到電源電壓VDD。另一方面，在MUX的輸出端還同時(shí)得到了一個(gè)反相的信號(hào)，增加了邏輯運(yùn)用的敏捷性。依據(jù)下表，設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中限制信號(hào)為K1K0，邏輯輸入為A、B，當(dāng)K1K0=00時(shí)，實(shí)現(xiàn)A、B的和非操作；當(dāng)K1K0=01時(shí)，實(shí)現(xiàn)A、B的或非操作；當(dāng)K1K0=10時(shí)，實(shí)現(xiàn)A、B的異或操作；當(dāng)K1K0=11時(shí)，實(shí)現(xiàn)A信號(hào)的倒相操作。分析：首先，我們可以確定采納四到一MUX能夠?qū)崿F(xiàn)所需的四種邏輯操作，接下來的任務(wù)是產(chǎn)生所需的四種限制編碼C3~C0，同時(shí)，這四種限制編碼又對(duì)應(yīng)了外部的二位限制信號(hào)K1K0，因此，該邏輯應(yīng)由兩部分組成：編碼產(chǎn)生和限制邏輯和四到一的MUX。查表可知，當(dāng)實(shí)現(xiàn)A、B和非操作時(shí)，C0~C3為1110；當(dāng)實(shí)現(xiàn)A、B或非操作時(shí)，C0~C3為1000；當(dāng)實(shí)現(xiàn)A、B異或操作時(shí)，C0~C3為0110；當(dāng)實(shí)現(xiàn)A信號(hào)倒相操作時(shí)，C0~C3為1010；用或非-或非結(jié)構(gòu)的PLA設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中限制信號(hào)為K1K0，邏輯輸入為A、B，當(dāng)K1K0=00時(shí)，實(shí)現(xiàn)A、B的和非操作；當(dāng)K1K0=01時(shí)，實(shí)現(xiàn)A、B的或非操作；當(dāng)K1K0=10時(shí)，實(shí)現(xiàn)A、B的異或操作；當(dāng)K1K0=11時(shí)，實(shí)現(xiàn)A信號(hào)的倒相操作。解：依題意可知，門陣列的單元庫(kù)通常供應(yīng)什么信息？門陣列的單元庫(kù)可供應(yīng)如下信息：(1)單元庫(kù)具備單元電路圖、邏輯圖、功能描述、電學(xué)參數(shù)等電路單元信息，并以手冊(cè)形式供應(yīng)應(yīng)ASIC設(shè)計(jì)者選用；(2)供應(yīng)門陣列設(shè)計(jì)所須要的圖形符號(hào)庫(kù)，電路功能庫(kù)、單元內(nèi)部版圖數(shù)據(jù)庫(kù)，以供特定的CAD系統(tǒng)應(yīng)用；(3)供應(yīng)和工藝制造相關(guān)的資料、信息；(4)供應(yīng)單元電路的幾何尺寸、版圖數(shù)據(jù)。為什么通常用四管單元做為CMOS門陣列的標(biāo)準(zhǔn)門？所謂的標(biāo)準(zhǔn)門是用于定義門陣列規(guī)模的參考。以現(xiàn)在被廣泛應(yīng)用的CMOS門陣列為例，它的規(guī)模是用標(biāo)準(zhǔn)二輸入“和非門”或二輸入“或非門”進(jìn)行定義。這樣的一個(gè)標(biāo)準(zhǔn)門有兩對(duì)MOS管：兩只PMOS和兩只NMOS，它也被稱為四管單元。四管單元又可構(gòu)成一個(gè)倒相器和一個(gè)傳輸門。假如說4000門規(guī)模，則表示在門陣列的內(nèi)部將有16000只MOS管，這里并未計(jì)及I/O單元引入的晶體管數(shù)量。假如門陣列采納雙層金屬布線，通常采納何種布線方式？假如門陣列的布線結(jié)構(gòu)采納水平布線和垂直布線嚴(yán)格分層的設(shè)計(jì)規(guī)則。是雙層金屬引線，通常也是一層為水平布線，一層為垂直布線。已知下列版圖，提取出相應(yīng)的電路圖。微處理器內(nèi)部結(jié)構(gòu)由哪幾部分構(gòu)成？微處理器的內(nèi)部結(jié)構(gòu)主要包括數(shù)據(jù)通路、限制通路和總線接口。數(shù)據(jù)通路為進(jìn)行算術(shù)/邏輯運(yùn)算的運(yùn)算器，有存放操作數(shù)和中間結(jié)果的寄存器堆和移位器等。限制通路包括指令寄存器、指令譯碼器和限制電路?？偩€接口部分包括數(shù)據(jù)總線和地址總線的緩沖器等。下圖是ALU的外部信號(hào)結(jié)構(gòu)圖。簡(jiǎn)要說明ALU是如何工作的。ALU是數(shù)據(jù)空間的最重要的單元，是微處理器的運(yùn)算核心，程序所需的各種主要的算術(shù)運(yùn)算和邏輯操作都是通過ALU完成。在限制代碼的限制下產(chǎn)生不同的邏輯和算術(shù)函數(shù)，完成輸入數(shù)據(jù)的處理，實(shí)現(xiàn)多種功能。ALU內(nèi)部不須要對(duì)數(shù)據(jù)進(jìn)行寄存，對(duì)輸入數(shù)據(jù)馬上產(chǎn)生反應(yīng)，是組合邏輯結(jié)構(gòu)。操作數(shù)A和B供應(yīng)基本的輸入數(shù)據(jù)，操作碼作為限制信息，對(duì)所需的操作進(jìn)行選擇和限制，標(biāo)記位表達(dá)操作屬性。操作數(shù)的位數(shù)有微處理器的基本數(shù)據(jù)寬度確定，操作碼的位數(shù)有所需進(jìn)行的操作和運(yùn)算類型數(shù)量確定。ALU的核心是全加器，協(xié)作相應(yīng)的函數(shù)發(fā)生器即可進(jìn)行多種算術(shù)運(yùn)算和邏輯操作。什么是全加器？算術(shù)邏輯單元ALU是進(jìn)行各種基本運(yùn)算的部件，包括加、減等算術(shù)運(yùn)算，和、或等邏輯運(yùn)算以及移位運(yùn)算，其中最主要的是加法。當(dāng)兩個(gè)輸入的二進(jìn)制數(shù)相加時(shí)，考慮到有進(jìn)位的加法器稱為全加器。如圖所示電路實(shí)現(xiàn)了四種邏輯操作，分析電路邏輯，完成下表。KK1K0AiBiSi00B01B10AB11A1說明微處理器中堆棧的工作原理。堆棧是微處理器中的另一個(gè)重要的存儲(chǔ)單元，它采納先進(jìn)后出的存儲(chǔ)和移位結(jié)構(gòu)，一位堆棧的基本結(jié)構(gòu)如圖下所示。在微處理器中，對(duì)堆棧的基本操作是壓棧操作(PUSH)和彈出操作(POP)。壓棧操作是將數(shù)據(jù)存入堆棧，并且每進(jìn)行一個(gè)數(shù)據(jù)的壓棧操作，前一次壓入的數(shù)據(jù)往堆棧內(nèi)部遞進(jìn)一位。彈出操作是將原先存入堆棧的數(shù)據(jù)取出，但每次彈出的數(shù)據(jù)是在堆棧中最靠近入口的數(shù)據(jù)，即后進(jìn)先出。從圖可以看出，堆棧是兩個(gè)簡(jiǎn)潔移位寄存器的重疊結(jié)構(gòu)，其中一個(gè)是左進(jìn)右出，另一個(gè)是右進(jìn)左出。左進(jìn)右出的移位寄存器是M1→倒相器1→M6→倒相器2→M3→倒相器3→M8→倒相器4→……。右進(jìn)左出的移位寄存器是……倒相器4→M4→倒相器3→