我的組合邏輯電路的分析設(shè)計

我的組合邏輯電路的分析設(shè)計2023/4/91第1頁，共37頁，2023年，2月20日，星期五CMOS電路的優(yōu)點

（1）微功耗。

CMOS電路靜態(tài)電流很小，約為納安數(shù)量級。（2）抗干擾能力很強。輸入噪聲容限可達到VDD/2。（3）電源電壓范圍寬。多數(shù)CMOS電路可在3～18V的電源電壓范圍內(nèi)正常工作。

（4）輸入阻抗高。（5）負載能力強。

CMOS電路可以帶50個同類門以上。（6）邏輯擺幅大。（低電平0V，高電平VDD）2023/4/92第2頁，共37頁，2023年，2月20日，星期五本章小結(jié)門電路是構(gòu)成各種復(fù)雜數(shù)字電路的基本邏輯單元，掌握各種門電路的邏輯功能和電氣特性，對于正確使用數(shù)字集成電路是十分必要的。本章介紹了目前應(yīng)用最廣泛的TTL和CMOS兩類集成邏輯門電路。在學(xué)習(xí)這些集成電路時，應(yīng)把重點放在它們的外部特性上。外部特性包含兩個內(nèi)容，一個是輸出與輸入間的邏輯關(guān)系，即所謂邏輯功能；另一個是外部的電氣特性，包括電壓傳輸特性、輸入特性、輸出特性等。本章也講一些集成電路內(nèi)部結(jié)構(gòu)和工作原理，但目的是幫助讀者加深對器件外特性的理解，以便更好地利用這些器件。2023/4/93第3頁，共37頁，2023年，2月20日，星期五第三章組合邏輯電路３.2.1組合邏輯電路的分析方法３.2.２組合邏輯電路的設(shè)計方法３.1SSI組合邏輯電路的分析和設(shè)計返回結(jié)束放映2023/4/94第4頁，共37頁，2023年，2月20日，星期五復(fù)習(xí)CMOS門的特點？CMOS門使用時要特別注意什么？TTL門使用時要特別注意什么？第二章門電路的學(xué)習(xí)重點是什么？2023/4/95第5頁，共37頁，2023年，2月20日，星期五第3章組合邏輯電路數(shù)字電路分類：組合邏輯電路和時序邏輯電路。組合邏輯電路:任意時刻的輸出僅僅取決于當(dāng)時的輸入信號，而與電路原來的狀態(tài)無關(guān)。

本章內(nèi)容提要

小規(guī)模集成電路(SSI)構(gòu)成組合邏輯電路的一般分析方法和設(shè)計方法。常用組合邏輯電路的基本工作原理及常用中規(guī)模集成（MSI）組合邏輯電路的邏輯功能、使用方法和應(yīng)用舉例。2023/4/96第6頁，共37頁，2023年，2月20日，星期五一、組合邏輯電路的特點概述組合邏輯電路：在任何時刻的輸出狀態(tài)只取決于這一時刻的輸入狀態(tài)，而與電路的原來狀態(tài)無關(guān)的電路。

生活中組合電路的實例（電子密碼鎖，銀行取款機等）電路結(jié)構(gòu)：由邏輯門電路組成。

電路特點：沒有記憶單元(存儲單元)，沒有從輸出反饋到輸入的回路2023/4/97第7頁，共37頁，2023年，2月20日，星期五二、邏輯功能的描述組合邏輯電路組合邏輯電路的框圖可以用表達式描述，還可以用真值表、卡諾圖、邏輯圖描述。2023/4/98第8頁，共37頁，2023年，2月20日，星期五3.1.1組合邏輯電路的分析方法1.分析的主要步驟如下：

(1)由邏輯圖寫表達式；

(2)化簡表達式；

(3)列真值表；

(4)描述邏輯功能。返回３.1SSI組合邏輯電路的分析和設(shè)計方法小規(guī)模集成電路是指每片在十個門以下的集成芯片。所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。2023/4/99第9頁，共37頁，2023年，2月20日，星期五2.舉例說明組合邏輯電路的分析方法

例3-1試分析圖3-1所示電路的邏輯功能。解：第一步：由邏輯圖可以寫輸出F的邏輯表達式為：圖3-1例3-1邏輯電路圖2023/4/910第10頁，共37頁，2023年，2月20日，星期五

第二步：可變換為

F=AB+AC+BC

第三步：列出真值表如表3-1所示。返回ＡＢＣF００００００１００１０００１１１１０００１０１１１１０１１１１１表3-1例3-1真值表

第四步：確定電路的邏輯功能。由真值表可知，三個變量輸入Ａ，Ｂ，Ｃ，只有兩個及兩個以上變量取值為1時，輸出才為1。可見電路可實現(xiàn)多數(shù)表決邏輯功能。2023/4/911第11頁，共37頁，2023年，2月20日，星期五例3-2分析圖3-2（a）所示電路的邏輯功能。圖3-2(a)例3-2邏輯電路圖2023/4/912第12頁，共37頁，2023年，2月20日，星期五

解：為了方便寫表達式，在圖中標注中間變量，比如F1、F2和F3。S返回2023/4/913第13頁，共37頁，2023年，2月20日，星期五表3-2例3-2真值表該電路實現(xiàn)兩個一位二進制數(shù)相加的功能。S是它們的和，C是向高位的進位。由于這一加法器電路沒有考慮低位的進位，所以稱該電路為半加器。根據(jù)S和C的表達式，將原電路圖改畫成圖3-2（b）所示的邏輯圖。圖3-2（b）邏輯圖2023/4/914第14頁，共37頁，2023年，2月20日，星期五3.1.2組合邏輯電路的設(shè)計方法１.組合邏輯電路的設(shè)計步驟：

與分析過程相反，組合邏輯電路的設(shè)計是根據(jù)給定的實際邏輯問題，求出實現(xiàn)其邏輯功能的最簡單的邏輯電路。返回2023/4/915第15頁，共37頁，2023年，2月20日，星期五一、邏輯抽象分析因果關(guān)系，確定輸入/出變量定義邏輯狀態(tài)的含意（邏輯狀態(tài)賦值）列出真值表二、寫出邏輯表達式三、選定器件類型四、根據(jù)所選器件：對邏輯表達式化簡（用門） 變換（用MSI） 或進行相應(yīng)的描述（PLD）五、畫出邏輯電路圖。2023/4/916第16頁，共37頁，2023年，2月20日，星期五例3-3設(shè)計一個監(jiān)視交通信號燈狀態(tài)的邏輯電路如果信號燈出現(xiàn)故障，Z為1RAGZ2.組合邏輯電路設(shè)計方法舉例。2023/4/917第17頁，共37頁，2023年，2月20日，星期五1、抽象輸入變量:

紅（R）、黃（A）、綠（G）輸出變量：故障信號（Z）邏輯賦值：用1表示燈亮、0不亮

z：1故障0正常輸入變量輸出RAGZ000100100100011110001011110111112、寫出邏輯表達式

列真值表：2023/4/918第18頁，共37頁，2023年，2月20日，星期五3、選用小規(guī)模SSI器件4、化簡5、畫出邏輯圖2023/4/919第19頁，共37頁，2023年，2月20日，星期五用與非門實現(xiàn)，表達式作以下變換：圖3.2.5例3.2.2的邏輯圖之二如果用與或非門電路實現(xiàn)邏輯電路，則要將表達式代為與或非表達式其邏輯圖如圖3.2.5所示2023/4/920第20頁，共37頁，2023年，2月20日，星期五

例3-3一火災(zāi)報警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種類型的火災(zāi)探測器。為了防止誤報警，只有當(dāng)其中有兩種或兩種以上類型的探測器發(fā)出火災(zāi)檢測信號時，報警系統(tǒng)產(chǎn)生報警控制信號。設(shè)計一個產(chǎn)生報警控制信號的電路。解：(1)分析設(shè)計要求，設(shè)輸入輸出變量并邏輯賦值；

輸入變量：煙感A

、溫感B，紫外線光感C；輸出變量：報警控制信號Y。邏輯賦值：用1表示肯定，用0表示否定。2023/4/921第21頁，共37頁，2023年，2月20日，星期五(2)列真值表；把邏輯關(guān)系轉(zhuǎn)換成數(shù)字表示形式；

表3-2例3-3真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(3)由真值表寫邏輯表達式，并化簡；

化簡得最簡式：2023/4/922第22頁，共37頁，2023年，2月20日，星期五(4)畫邏輯電路圖：

用與非門實現(xiàn)，如果作以下變換：其邏輯圖與例3-1相同。2023/4/923第23頁，共37頁，2023年，2月20日，星期五圖3-3例3-3的邏輯電路圖

用一個與或非門加一個非門就可以實現(xiàn)，其邏輯電路圖如圖3-3所示。2023/4/924第24頁，共37頁，2023年，2月20日，星期五人們?yōu)榻鉀Q實踐上遇到的各種邏輯問題，設(shè)計了許多邏輯電路。然而，我們發(fā)現(xiàn)，其中有些邏輯電路經(jīng)常、大量出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中。為了方便使用，各廠家已經(jīng)把這些邏輯電路制造成中規(guī)模集成的組合邏輯電路產(chǎn)品。比較常用的有加法器、編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和數(shù)值比較器等等。下面分別進行介紹。３.2常用的組合邏輯電路25第25頁，共37頁，2023年，2月20日，星期五3.2.1加法器

算術(shù)運算是數(shù)字系統(tǒng)的基本功能，更是計算機中不可缺少的組成單元。本節(jié)介紹實現(xiàn)加法運算的邏輯電路。一、1位加法器

返回能對兩個一位二進制數(shù)進行相加及進位的邏輯電路2023/4/926第26頁，共37頁，2023年，2月20日，星期五11011001+011010011

兩個二進制數(shù)相加時，有兩種情況：一種不考慮低位來的進位，另一種考慮低位來的進位。加法器也因此分為半加器和全加器。半加器全加器兩個4位二進制數(shù)相加的過程:HAFA2023/4/927第27頁，共37頁，2023年，2月20日，星期五1.半加器

不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達式

邏輯圖1000C011110101000SBA

表3.4半加器的真值表C=AB

圖4.5.1（b）

邏輯符號2023/4/928第28頁，共37頁，2023年，2月20日，星期五2.全加器

全加器的真值表

邏輯表達式1110111010011100101001110100110010100000CiSiCi-1BiAi

全加器真值表

不僅考慮兩個一位二進制數(shù)相加，而且還要考慮來自低位進位數(shù)相加的邏輯電路。Ai01BiCi-100011110BiCi-100011110Ai012023/4/929第29頁，共37頁，2023年，2月20日，星期五

全加器的真值表

邏輯表達式

邏輯圖12023/4/930第30頁，共37頁，2023年，2月20日，星期五串行進位加法器----采用四個1位全加器組成二.多位加法器低位的進位信號送給鄰近高位作為輸入信號，任一位的加法運算必須在低一位的運算完成之后才能進行。

串行進位加法器優(yōu)點：電路簡單，缺點：運算速度不高。

實現(xiàn)多位二進制數(shù)加法運算的電路。02023/4/931第31頁，共37頁，2023年，2月20日，星期五2.超前進位加法器(也稱并行進位加法器)

進位輸入是由專門的“進位門”綜合所有低位的加數(shù)、被加數(shù)及最低位進入輸入后來提供,四個全加器同時相加.。

換言之，該電路能使每位的進位直接由加數(shù)和被加數(shù)直接產(chǎn)生，而無需等待與低位的進位信號，稱之為“快速加法器”或”超前進位加法器”。優(yōu)點：快，每一位的和及最后的進位基本同時產(chǎn)生缺點：電路復(fù)雜，集成加法器大多采用2023/4/932第32頁，共37頁，2023年，2月20日，星期五目前常用的超前進位加法器MSI器件:74LS283是一個超前四位加法器電路，可實現(xiàn)兩個四位二進制數(shù)的相加返回三、快速進位集成4位加法器74LS283