時序邏輯電路康華光

時序邏輯電路康華光第1頁/共118頁6.1時序邏輯電路的基本概念6.1.1時序邏輯電路的模型與分類6.1.2時序電路邏輯的表達第2頁/共118頁6.1時序邏輯電路的基本概念6.1.1時序邏輯電路的模型與分類1.時序電路的一般化模型*電路由組合電路和存儲電路組成。*電路存在反饋。結(jié)構(gòu)特征:第3頁/共118頁輸出方程: O＝f1(I，S)激勵方程:E＝f2(I，S)狀態(tài)方程:Sn+1＝f3(E，Sn)表達輸出信號與輸入信號、狀態(tài)變量的關(guān)系式表達了激勵信號與輸入信號、狀態(tài)變量的關(guān)系式表達存儲電路從現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換關(guān)系式第4頁/共118頁2、異步時序電路與同步時序電路時序電路同步：存儲電路里所有觸發(fā)器有一個統(tǒng)一的時鐘源，它們的狀態(tài)在同一時刻更新。

異步：沒有統(tǒng)一的時鐘脈沖或沒有時鐘脈沖，電路的狀態(tài)更新不是同時發(fā)生的。

第5頁/共118頁輸出方程激勵方程組

狀態(tài)方程組1.邏輯方程組6.1.2時序電路功能的表達方法第6頁/共118頁狀態(tài)轉(zhuǎn)換真值表100010001100000000YA010100011100010111011101001110輸出方程狀態(tài)方程組1.根據(jù)方程組列出狀態(tài)轉(zhuǎn)換真值表第7頁/共118頁將狀態(tài)轉(zhuǎn)換真值表轉(zhuǎn)換為狀態(tài)表狀態(tài)表01/000/11111/000/11010/000/00001/000/101A=1A=0狀態(tài)轉(zhuǎn)換真值表010100011100010111011101001110100010001100000000YA第8頁/共118頁狀態(tài)表01/000/11111/000/11010/000/00001/000/101A=1A=00/01/00/11/00/11/00/11/02.根據(jù)狀態(tài)表畫出狀態(tài)圖第9頁/共118頁4.時序圖

時序邏輯電路的四種描述方式是可以相互轉(zhuǎn)換的狀態(tài)表01/000/11111/000/11010/000/00001/000/101A=1A=0根據(jù)狀態(tài)表畫出波形圖第10頁/共118頁6.2時序邏輯電路的分析6.2.1

分析同步時序邏輯電路的一般步驟6.2.2同步時序邏輯電路分析舉例第11頁/共118頁時序邏輯電路分析的任務：分析時序邏輯電路在輸入信號的作用下，其狀態(tài)和輸出信號變化的規(guī)律，進而確定電路的邏輯功能。6.2時序邏輯電路的分析

時序電路的邏輯功能是由其狀態(tài)和輸出信號的變化的規(guī)律呈現(xiàn)出來的。所以,分析過程主要是列出電路狀態(tài)表或畫出狀態(tài)圖、工作波形圖。分析過程的主要表現(xiàn)形式:第12頁/共118頁6.2.1

分析同步時序邏輯電路的一般步驟1.了解電路的組成：電路的輸入、輸出信號、觸發(fā)器的類型等4.確定電路的邏輯功能.3.列出狀態(tài)轉(zhuǎn)換表或畫出狀態(tài)圖和波形圖；2.根據(jù)給定的時序電路圖,寫出下列各邏輯方程式：(１)輸出方程；(２)各觸發(fā)器的激勵方程;

（3）狀態(tài)方程:將每個觸發(fā)器的驅(qū)動方程代入其特性方程得狀態(tài)方程.

第13頁/共118頁例1試分析如圖所示時序電路的邏輯功能。6.2.2同步時序邏輯電路分析舉例電路是由兩個T觸發(fā)器組成的同步時序電路。解：(1)了解電路組成。第14頁/共118頁(2)根據(jù)電路列出三個方程組激勵方程組:T0=AT1=AQ0

輸出方程組:Y=AQ1Q0

將激勵方程組代入T觸發(fā)器的特性方程得狀態(tài)方程組第15頁/共118頁(3)根據(jù)狀態(tài)方程組和輸出方程列出狀態(tài)表Y=AQ1Q000/111/01111/010/01010/001/00101/000/000A=1A=0第16頁/共118頁(4)畫出狀態(tài)圖00/111/01111/010/01010/001/00101/000/000A=1A=0第17頁/共118頁00/111/01111/010/01010/001/00101/000/000A=1A=0(5)畫出時序圖第18頁/共118頁(6)邏輯功能分析觀察狀態(tài)圖和時序圖可知，電路是一個由信號A控制的可控二進制計數(shù)器。當A=0時停止計數(shù)，電路狀態(tài)保持不變；當A=1時，在CP上升沿到來后電路狀態(tài)值加1，一旦計數(shù)到11狀態(tài)，Y輸出1，且電路狀態(tài)將在下一個CP上升沿回到00。輸出信號Y的下降沿可用于觸發(fā)進位操作。第19頁/共118頁例2試分析如圖所示時序電路的邏輯功能。電路是由兩個JK觸發(fā)器組成的莫爾型同步時序電路。解：1.了解電路組成。J2=K2=XQ1

J1=K1=1Y=Q2Q1

2.寫出下列各邏輯方程式：輸出方程激勵方程第20頁/共118頁J2=K2=XQ1

J1=K1=1將激勵方程代入JK觸發(fā)器的特性方程得狀態(tài)方程整理得：FF2FF1第21頁/共118頁3.列出其狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖和波形圖Y=Q2Q1

狀態(tài)轉(zhuǎn)換表11100100X=1X=010/100/101/011/000/010/011/001/0第22頁/共118頁狀態(tài)圖10/100/11101/011/01000/010/00111/001/000X=1X=0畫出狀態(tài)圖第23頁/共118頁根據(jù)狀態(tài)轉(zhuǎn)換表，畫出波形圖。1100011001111000010010110100A=1A=0Z10011100110110Q2Q1第24頁/共118頁X=0時電路功能：可逆計數(shù)器X=1時Y可理解為進位或借位端。電路進行加1計數(shù)電路進行減1計數(shù)。４.確定電路的邏輯功能.第25頁/共118頁例3分析下圖所示的同步時序電路。

激勵方程組輸出方程組Z0=Q0Z1=Q1Z2=Q21.根據(jù)電路列出邏輯方程組:第26頁/共118頁得狀態(tài)方程2.列出其狀態(tài)表將激勵方程代入D觸發(fā)器的特性方程得狀態(tài)方程110111100110010101001100110011100010010001001000狀態(tài)表第27頁/共118頁3.畫出狀態(tài)圖

110111100110010101001100110011100010010001001000狀態(tài)表第28頁/共118頁4.畫出時序圖第29頁/共118頁由狀態(tài)圖可見，電路的有效狀態(tài)是三位循環(huán)碼。從時序圖可看出，電路正常工作時，各觸發(fā)器的Q端輪流出現(xiàn)一個寬度為一個CP周期脈沖信號,循環(huán)周期為3TCP。電路的功能為脈沖分配器或節(jié)拍脈沖產(chǎn)生器。5、邏輯功能分析第30頁/共118頁米利型和莫爾型時序電路電路的輸出是輸入變量A及觸發(fā)器輸出Q1、Q0

的函數(shù)，這類時序電路亦稱為米利型電路米利型電路第31頁/共118頁電路輸出僅僅取決于各觸發(fā)器的狀態(tài)，而不受電路當時的輸入信號影響或沒有輸入變量，這類電路稱為穆爾型電路穆爾型電路第32頁/共118頁6.3同步時序邏輯電路的設計6.3.1設計同步時序邏輯電路的一般步驟6.3.2同步時序邏輯電路設計舉例第33頁/共118頁6.3同步時序邏輯電路的設計

同步時序邏輯電路的設計是分析的逆過程,其任務是根據(jù)實際邏輯問題的要求，設計出能實現(xiàn)給定邏輯功能的電路。6.3.1設計同步時序邏輯電路的一般步驟同步時序電路的設計過程第34頁/共118頁(1)根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表(2)狀態(tài)化簡-----求出最簡狀態(tài)圖；合并等價狀態(tài)，消去多余狀態(tài)的過程稱為狀態(tài)化簡等價狀態(tài)：在相同的輸入下有相同的輸出，并轉(zhuǎn)換到同一個次態(tài)去的兩個狀態(tài)稱為等價狀態(tài)。①明確電路的輸入條件和相應的輸出要求，分別確定輸入變量和輸出變量的數(shù)目和符號。②找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關(guān)系。③根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。第35頁/共118頁(3)狀態(tài)編碼（狀態(tài)分配）；(4)選擇觸發(fā)器的類型(6)畫出邏輯圖并檢查自啟動能力。給每個狀態(tài)賦以二進制代碼的過程。根據(jù)狀態(tài)數(shù)確定觸發(fā)器的個數(shù)，(5)求出電路的激勵方程和輸出方程；（M:狀態(tài)數(shù);n:觸發(fā)器的個數(shù)）2n-1<M≤2n

第36頁/共118頁例1用D觸發(fā)器設計一個8421BCD碼同步十進制加計數(shù)器。8421碼同步十進制加計數(shù)器的狀態(tài)表000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次態(tài)現(xiàn)態(tài)計數(shù)脈沖CP的順序6.3.2同步時序邏輯電路設計舉例第37頁/共118頁000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次態(tài)現(xiàn)態(tài)計數(shù)脈沖CP的順序(2)確定激勵方程組0000000100011110011010100010110001001000激勵信號D3、D2、D1、D0是觸發(fā)器初態(tài)的函數(shù)D3、D2、D1、D0、是觸發(fā)器初態(tài)還是次態(tài)的函數(shù)？第38頁/共118頁畫出各觸發(fā)器激勵信號的卡諾圖

第39頁/共118頁畫出完全狀態(tài)圖電路具有自啟動能力(3)畫出邏輯圖，并檢查自啟動能力第40頁/共118頁畫出邏輯圖第41頁/共118頁例2:設計一個串行數(shù)據(jù)檢測器。電路的輸入信號X是與時鐘脈沖同步的串行數(shù)據(jù)，其時序關(guān)系如下圖所示。輸出信號為Z；要求電路在X信號輸入出現(xiàn)110序列時，輸出信號Z為1，否則為0。a——初始狀態(tài);b——A輸入1后;c——A輸入11后;d——A輸入110后。2）定義輸入輸出邏輯狀態(tài)和每個電路狀態(tài)的含義；1）確定輸入、輸出變量及電路的狀態(tài)數(shù):輸入變量：A狀態(tài)數(shù)：4個輸出變量：Z解:(1)根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表第42頁/共118頁2.狀態(tài)化簡列出原始狀態(tài)轉(zhuǎn)換表現(xiàn)態(tài)次態(tài)/輸出A=0A=1aa

/0b

/0ba

/0c

/0cd/1c/0da/0b/0現(xiàn)態(tài)次態(tài)／輸出A=0A=1aa/0b

/0ba

/0c/0ca/1c

/0abc0/01/00/01/01/00/1第43頁/共118頁3、狀態(tài)分配令a=00，b=01，c=11，現(xiàn)態(tài)Q1Q0Q1n+1Q0n+1／YA=0A=10000

/001

/00100

/011

/01100

/111

/04、選擇觸發(fā)器的類型觸發(fā)器個數(shù):兩個。類型：采用對CP

下降沿敏感的

JK

觸發(fā)器。abc0/01/00/01/01/00/1第44頁/共118頁5.求激勵方程和輸出方程現(xiàn)態(tài)Q1Q0Q1n+1Q0n+1／YA=0A=10000

/001

/00100

/011

/01100

/111

/0J=XK=1J=1K=XJ=XK=0J=0K=X狀態(tài)轉(zhuǎn)換真值表及激勵信號K0J0K1J1激勵信號YA0000000××00010100××10100000××1×00111101×0×110001×1×1111110×0第45頁/共118頁卡諾圖化簡得激勵方程輸出方程第46頁/共118頁

6.根據(jù)激勵方程和輸出方程畫出邏輯圖,并檢查自啟動能力激勵方程輸出方程第47頁/共118頁當=10時100001110/01/00/01/01/00/10/11/1輸出方程能自啟動檢查自啟動能力和輸出A=0=00A=1=11第48頁/共118頁輸出方程修改電路第49頁/共118頁例：用D觸發(fā)器設計狀態(tài)變化滿足下狀態(tài)圖的時序邏輯電路第50頁/共118頁1、列出原始狀態(tài)表原始狀態(tài)表f/1a/0gf/1g/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次態(tài)/輸出（Sn+1/Y）現(xiàn)態(tài)（Sn）第51頁/共118頁f/1a/0gf/1g

/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次態(tài)/輸出（Sn+1/Y）現(xiàn)態(tài)（Sn）第一次化簡狀態(tài)表f/1e/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次態(tài)/輸出（Sn+1/Y）現(xiàn)態(tài)（Sn）2、狀態(tài)表化簡第52頁/共118頁011/1000/0100011/1100/0011011/0000/0010011/0010/0001001/0000/0000A=1A=0次態(tài)/輸出（Sn+1/Y）現(xiàn)態(tài)（Sn）已分配狀態(tài)的狀態(tài)表2、狀態(tài)編碼a=000b=001c=010d=011e=100最后簡化的狀態(tài)表d/1a/0ed/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次態(tài)/輸出（Sn+1/Y）現(xiàn)態(tài)（Sn）第53頁/共118頁三種狀態(tài)分配方案狀態(tài)方案1自然二進制碼方案2格雷碼方案3“一對一”a00000000001b00100100010c01001100100d01101001000e10011010000第54頁/共118頁狀態(tài)轉(zhuǎn)換真值表11101001000000011110111000010110011010100000001001101100001001000100100000000000Y(D0)(D1)(D2)A3、求激勵方程、輸出方程第55頁/共118頁

第56頁/共118頁畫出邏輯電路第57頁/共118頁畫出完整的狀態(tài)圖，檢查所設計的計數(shù)器能否自啟動.第58頁/共118頁6.4異步時序邏輯電路的分析一.異步時序邏輯電路的分析方法：分析步驟:3.確定電路的邏輯功能。2.列出狀態(tài)轉(zhuǎn)換表或畫出狀態(tài)圖和波形圖；1.寫出下列各邏輯方程式：b)觸發(fā)器的激勵方程；c)輸出方程d)狀態(tài)方程a)時鐘方程第59頁/共118頁（1）分析狀態(tài)轉(zhuǎn)換時必須考慮各觸發(fā)器的時鐘信號作用情況有作用，則令cpn=1；否則cpn=0根據(jù)激勵信號確定那些cpn=1的觸發(fā)器的次態(tài)，cpn=0的觸發(fā)器則保持原有狀態(tài)不變。（2）每一次狀態(tài)轉(zhuǎn)換必須從輸入信號所能觸發(fā)的第一個觸發(fā)器開始逐級確定（3）每一次狀態(tài)轉(zhuǎn)換都有一定的時間延遲同步時序電路的所有觸發(fā)器是同時轉(zhuǎn)換狀態(tài)的，與之不同，異步時序電路各個觸發(fā)器之間的狀態(tài)轉(zhuǎn)換存在一定的延遲，也就是說，從現(xiàn)態(tài)Sn到次態(tài)Sn+1的轉(zhuǎn)換過程中有一段“不穩(wěn)定”的時間。在此期間，電路的狀態(tài)是不確定的。只有當全部觸發(fā)器狀態(tài)轉(zhuǎn)換完畢，電路才進入新的“穩(wěn)定”狀態(tài)，即次態(tài)Sn+1。注意:第60頁/共118頁例1分析如圖所示異步電路1.寫出電路方程式①時鐘方程②輸出方程③激勵方程CP0=CLK④求電路狀態(tài)方程

觸發(fā)器如有時鐘脈沖的上升沿作用時，其狀態(tài)變化；如無時鐘脈沖上升沿作用時，其狀態(tài)不變。CP1=Q0二.異步時序邏輯電路的分析舉例

第61頁/共118頁2.列狀態(tài)表、畫狀態(tài)圖、波形圖00CP0CP1Q0Q1CP11110x11010010x00011(X----無觸發(fā)沿,----有觸發(fā)沿)

第62頁/共118頁根據(jù)狀態(tài)圖和具體觸發(fā)器的傳輸延遲時間tpLH和tpHL，可以畫出時序圖3.邏輯功能分析該電路是一個異步二進制減計數(shù)器，Z信號的上升沿可觸發(fā)借位操作。也可把它看作為一個序列信號發(fā)生器。第63頁/共118頁例2分析如圖所示異步時序邏輯電路.

CLK

Q0FF0Q1FF1Q2&Q0Q1CP0

CP1＞

FF2Q2CP2

≥

≥≥＞＞C

CC第64頁/共118頁狀態(tài)方程時鐘方程

解

(1)列出各邏輯方程組

CLK

Q0FF0Q1FF1Q2&Q0Q1CP0

CP1＞

FF2Q2CP2

≥

≥≥＞＞C

CC第65頁/共118頁(2)列出狀態(tài)表110100010010110100100100000cp0cp1cp2110001111010001011100001101000001001001111110（CP=0表示無時鐘下降沿，CP=1表示有時鐘下降沿）第66頁/共118頁電路是一個異步五進制加計數(shù)電路。(4)邏輯功能分析(3)畫出狀態(tài)圖第67頁/共118頁6.5若干典型的時序邏輯集成電路6.5.1寄存器和移位寄存器6.5.2計數(shù)器第68頁/共118頁6.5若干典型的時序邏輯集成電路1、寄存器6.5.1寄存器和移位寄存器寄存器:是數(shù)字系統(tǒng)中用來存儲代碼或數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器。

一個觸發(fā)器能存儲1位二進制代碼，存儲n位二進制代碼的寄存器需要用n個觸發(fā)器組成。寄存器實際上是若干觸發(fā)器的集合。第69頁/共118頁8位CMOS寄存器74HC374脈沖邊沿敏感的寄存器第70頁/共118頁8位CMOS寄存器74HC/HCT3741111110111第71頁/共118頁8位CMOS寄存器74LV374高阻HH↑H高阻LL↑H存入數(shù)據(jù)，禁止輸出HH↑L對應內(nèi)部觸發(fā)器的狀態(tài)LL↑L存入和讀出數(shù)據(jù)Q0~Q7DNCP輸出內(nèi)部觸發(fā)器輸入工作模式第72頁/共118頁2、移位寄存器移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯功能部件。按移動方式分單向移位寄存器雙向移位寄存器左移位寄存器移位寄存器的邏輯功能分類移位寄存器的邏輯功能右移位寄存器第73頁/共118頁(1)基本移位寄存器（a）電路串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端第74頁/共118頁D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、寫出激勵方程：3、寫出狀態(tài)方程：(b).工作原理D2=Qn1D0D2D1D3

第75頁/共118頁1011011011000000000FF0FF1FF2FF31CP后2CP后3CP后4CP后11011Q0n+1=DSIQ1n+1=Q0nQ2n+1=Qn1Q3n+1=Qn21011第76頁/共118頁DSI=11010000從高位開始輸入

經(jīng)過4個CP脈沖作用后，從DS端串行輸入的數(shù)碼就可以從Q0Q1Q2Q3并行輸出。串入并出

經(jīng)過7個CP脈沖作用后，從DSI端串行輸入的數(shù)碼就可以從DO端串行輸出。串入串出第77頁/共118頁（2）典型集成電路內(nèi)部邏輯圖8位移位寄存器74HC/HCT164第78頁/共118頁2.多功能雙向移位寄存器多功能移位寄存器工作模式簡圖（1）工作原理高位移向低位----左移低位移向高位----右移第79頁/共118頁實現(xiàn)多種功能雙向移位寄存器的一種方案(僅以FFm為例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不變低位移向高位第80頁/共118頁CMOS4位雙向移位寄存器74HC/HCT194（2）典型集成電路第81頁/共118頁74HCT194的功能表

7D3D2D1D0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行輸入時鐘CP串行輸入控制信號清零輸出輸入第82頁/共118頁2、計數(shù)器的分類按脈沖輸入方式，分為同步和異步計數(shù)器按進位體制，分為二進制、十進制和任意進制計數(shù)器按邏輯功能，分為加法、減法和可逆計數(shù)器概述1、計數(shù)器的邏輯功能計數(shù)器的基本功能是對輸入時鐘脈沖進行計數(shù)。它也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列及進行數(shù)字運算等等。6.5.2計數(shù)器第83頁/共118頁同步計數(shù)器異步計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進制計數(shù)器非二進制計數(shù)器

十進制計數(shù)器

任意進制計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進制計數(shù)器非二進制計數(shù)器

十進制計數(shù)器

任意進制計數(shù)器…………第84頁/共118頁(1)異步二進制計數(shù)器---4位異步二進制加法計數(shù)器①

工作原理1、二進制計數(shù)器第85頁/共118頁結(jié)論:

計數(shù)器的功能：不僅可以計數(shù)也可作為分頻器。第86頁/共118頁如考慮每個觸發(fā)器都有1tpd的延時，電路會出現(xiàn)什么問題？異步計數(shù)脈沖的最小周期Tmin=ntpd。（n為位數(shù)）

第87頁/共118頁中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進制計數(shù)器在5V、25℃工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。74HC/HCT393的邏輯符號②典型集成電路第88頁/共118頁Q0在每個CP都翻轉(zhuǎn)一次Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)FF0可采用T=1的T觸發(fā)器FF1可采用T=Q0的T觸發(fā)器Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)FF2可采用T=Q0Q1T的觸發(fā)器Q2僅在Q0=Q1=1后的下一個CP到來時翻轉(zhuǎn)FF3可采用T=Q0Q1Q2T的觸發(fā)器4位二進制計數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進位輸出電路狀態(tài)計數(shù)順序(2)二進制同步加計數(shù)器第89頁/共118頁4位二進制同步加計數(shù)器邏輯圖CE=0保持不變CE=1計數(shù)第90頁/共118頁4位二進制同步加計數(shù)器時序圖第91頁/共118頁

(2)典型集成計數(shù)器74LVC1612選1數(shù)據(jù)選擇器第92頁/共118頁(2)時序圖TC=CET?Q3Q2Q1Q0第93頁/共118頁74LVC161邏輯功能表輸入輸出清零預置使能時鐘預置數(shù)據(jù)輸入計數(shù)進位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××計數(shù)*CR的作用？PE的作用？第94頁/共118頁例6.5.1試用74LVC161構(gòu)成模216的同步二進制計數(shù)器。第95頁/共118頁1.異步二-十進制計數(shù)器將圖中電路按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。接計數(shù)脈沖信號，將Q0與相連；（1）接計數(shù)脈沖信號，將Q3與相連（2）第96頁/共118頁兩種連接方式的狀態(tài)表計數(shù)順序連接方式1（8421碼）連接方式2（5421碼）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100第97頁/共118頁2.用集成計數(shù)器構(gòu)成任意進制計數(shù)器

例:用74LVC161構(gòu)成九進制加計數(shù)器。解：九進制計數(shù)器應有9個狀態(tài)，而74LVC161在計數(shù)過程中有16個狀態(tài)。如果設法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數(shù)器。(1)反饋清零法

第98頁/共118頁(2)反饋置數(shù)法

第99頁/共118頁（1）工作原理置初態(tài)Q3Q2Q1Q0=0001，

①基本環(huán)形計數(shù)器狀態(tài)圖3.環(huán)形計數(shù)器第一個CP:Q3Q2Q1Q0=0010，

第二個CP:Q3Q2Q1Q0=0100，

第三個CP:Q3Q2Q1Q0=1000，

第四個CP:Q3Q2Q1Q0=0001，

第五個CP:Q3Q2Q1Q0=0010，

第100頁/共118頁a、電路②扭環(huán)形計數(shù)器b、狀態(tài)表狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、狀態(tài)圖置初態(tài)Q3Q2Q1Q0=0001，

第101頁/共118頁狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡單,且不會出現(xiàn)競爭冒險第102頁/共118頁6.7時序可編程通用陣列邏輯器件(GAL)2、輸出結(jié)構(gòu)類型太多，給設計和使用帶來不便。2、輸出端設置了可編程的輸出邏輯宏單元（OLMC）通過編程可將OLMC設置成不同的工作狀態(tài)，即一片GAL便可實現(xiàn)PAL的5種輸出工作模式。器件的通用性強；GAL的優(yōu)點：1、由于采用的是雙極型熔絲工藝，一旦編程后不能修改；PAL的不足：1、采用電可擦除的E2CMOS工藝可以多次編程；3、GAL工作速度快，功耗小第103頁/共118頁6.7.1時序可編程邏輯器件中的宏單元第104頁/共118頁1.通用陣列邏輯（GAL）在PLA和PAL基礎(chǔ)上發(fā)展起來的增強型器件.電路設計者可根據(jù)需要編程，對宏單元的內(nèi)部電路進行不同模式的組合，從而使輸出功能具有一定的靈活性和通用性。6.7.2時序可編程邏輯器件的主要類型2.復雜可編程邏輯器件（CPLD）集成了多個邏輯單元塊，每個邏輯塊就相當于一個GAL器件。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，實現(xiàn)它們之間的信息交換，也可以與周圍的I/O模塊相連，實現(xiàn)與芯片外部交換信息。第105頁/共118頁3.現(xiàn)場可編程門陣列（FPGA）芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其復雜的邏輯電路。它更適合于實現(xiàn)多級邏輯功能，并且具有更高的集成密度和應用靈活性在軟件