電子設(shè)計自動化第四章

電子設(shè)計自動化第四章第1頁，共37頁，2023年，2月20日，星期一*.gdf 圖形設(shè)計文件*.tdf AHDL設(shè)計文件*.vhd VHDL設(shè)計文件*.v VerilogHDL設(shè)計文件*.wdf 波形設(shè)計文件*.edf EDIF輸入文件*.sch OrCAD圖表文件*.adf Altera設(shè)計文件支持的輸入文件一、設(shè)計輸入第2頁，共37頁，2023年，2月20日，星期一1、原理圖設(shè)計輸入第3頁，共37頁，2023年，2月20日，星期一1）調(diào)用元器件（元件庫）prim： 基本的門電路圖元符號mega_lpm: 大規(guī)模器件的宏單元符號mf： 主要是74系列器件圖元符號edif： 74系列集電極開路器件圖元2）連接元器件（直線連接法+命名法）提供橡皮筋功能連接（Rubberbanding），當(dāng)移動選中符號時，其連接的連線隨符號一起移動。3）建立輸入和輸出引腳第4頁，共37頁，2023年，2月20日，星期一2、文本輸入第5頁，共37頁，2023年，2月20日，星期一1）文本文件的建立文本文件的擴展名選擇應(yīng)對應(yīng)。

文件名與VHDL文件的設(shè)計實體名保持一致。2）文本文件的編輯

設(shè)計者一定要注意到字體的提醒作用：關(guān)鍵詞為藍色，雙引號內(nèi)為綠色，其余為黑色。3）文本文件的檢查 為了保證輸入的VHDL文件的正確性，應(yīng)檢查文件的句法錯誤。第6頁，共37頁，2023年，2月20日，星期一結(jié)構(gòu)體模塊實體模塊庫模塊進程模塊第7頁，共37頁，2023年，2月20日，星期一波形輸入第8頁，共37頁，2023年，2月20日，星期一二、設(shè)計處理編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯劃分分配定時模擬網(wǎng)表裝配第9頁，共37頁，2023年，2月20日，星期一1）編譯網(wǎng)表提取CompilerNetlistExtractor：從項目文件中提取對應(yīng)的二進制網(wǎng)表文件*.cnf，產(chǎn)生它們之間的互連文件*.hif，描述項目所有文件之間的連接關(guān)系。檢查每個文件是否有重復(fù)的節(jié)點名、是否缺輸入或輸出引腳、是否有輸出并聯(lián)等錯誤。第10頁，共37頁，2023年，2月20日，星期一2）數(shù)據(jù)庫建立DatabaseBuilder：將*.cnf和*.hif（層次互連文件）連接起來，將整個設(shè)計轉(zhuǎn)變成一個完全平面化的設(shè)計數(shù)據(jù)庫。檢查整個設(shè)計中的邏輯完整性和一致性，檢查邊界連接關(guān)系及句法等。3）邏輯綜合LogicSynthesize：對數(shù)據(jù)庫中的數(shù)據(jù)進行整理，計算每個到庫器件輸入端的布爾方程，并整理成乘積項之和的形式，化簡，合并多余的乘積項。第11頁，共37頁，2023年，2月20日，星期一4）邏輯劃分Partitioner：設(shè)計規(guī)模太大，無法用一個器件實現(xiàn)時，MAX+plusII系統(tǒng)將劃分邏輯，由多個器件實現(xiàn)。5）分配Fitter：對數(shù)據(jù)庫中的數(shù)據(jù)進行整理，計算每個到庫器件輸入端的布爾方程，并整理成乘積項之和的形式，化簡，合并多余的乘積項。第12頁，共37頁，2023年，2月20日，星期一6）定時模擬網(wǎng)表TimingSNFExtractor：產(chǎn)生*.snf文件，文件內(nèi)包含的邏輯信息和時間信息，提供仿真和定時分析使用。7）裝配Assembler：將分配以后的數(shù)據(jù)轉(zhuǎn)化為對應(yīng)的編程數(shù)據(jù)，并以二進制可編程目標(biāo)文件*.pof的形式存放。第13頁，共37頁，2023年，2月20日，星期一排錯（語法錯誤）第14頁，共37頁，2023年，2月20日，星期一常見VHDL文本輸入檢查錯誤排錯第15頁，共37頁，2023年，2月20日，星期一執(zhí)行編譯*.cnf編譯器網(wǎng)表文件（設(shè)計文件的邏輯數(shù)據(jù)和連通性數(shù)據(jù)）*.rpt報告文件（器件的管腳圖,資源使用情況時序仿真查看邏輯,時序關(guān)系,有無毛刺）*.snf仿真網(wǎng)表文件（用于仿真和定時分析）*.pof編程器目標(biāo)文件（用于器件的編程）第16頁，共37頁，2023年，2月20日，星期一*.hif層次互連文件（用于記錄項目中各個設(shè)計文件之間的層次關(guān)系信息）*.fit適配文件（用于記錄管腳、隱藏的邏輯單元和器件的分配情況）*.mmfMAX+plusII信息文件（顯示和定位當(dāng)前項目中的錯誤信息）*.vhoVHDL輸出文件*.voVeilogHDL輸出文件執(zhí)行編譯生成文件還有：第17頁，共37頁，2023年，2月20日，星期一*.rpt文件第18頁，共37頁，2023年，2月20日，星期一*.snf文件第19頁，共37頁，2023年，2月20日，星期一*.pof文件第20頁，共37頁，2023年，2月20日，星期一三、設(shè)計校驗1、仿真分析

檢查邏輯功能是否滿足設(shè)計要求？2、定時分析

檢查設(shè)計的內(nèi)部定時及器件的最高工作頻率是否符合設(shè)計要求？設(shè)計項目編譯完成后，能否實現(xiàn)設(shè)計者期望完成的邏輯功能，仍需要進一步校驗。第21頁，共37頁，2023年，2月20日，星期一1）打開波形圖編輯窗口2）從SNF文件中提取節(jié)點信息3）波形圖文件存盤4）改變柵格尺寸和結(jié)束時間5）輸入信號賦值6）仿真分析1、仿真分析的步驟第22頁，共37頁，2023年，2月20日，星期一從項目管理器中打開WaveformEditor第23頁，共37頁，2023年，2月20日，星期一改變柵格尺寸和結(jié)束時間第24頁，共37頁，2023年，2月20日，星期一設(shè)置低電平設(shè)置高電平設(shè)置不定狀態(tài)設(shè)置為高阻狀態(tài)邏輯取反操作設(shè)置時鐘信號設(shè)置周期信號設(shè)置組群信號或總線信號輸入信號賦值第25頁，共37頁，2023年，2月20日，星期一仿真分析第26頁，共37頁，2023年，2月20日，星期一時序仿真第27頁，共37頁，2023年，2月20日，星期一*.snf仿真網(wǎng)表文件只提供輸入輸出端口及其內(nèi)部信號的引入，波形并不會自動畫出。輸入端口波形需要設(shè)計者根據(jù)可能的邏輯輸入自行設(shè)計，輸出端口波形由仿真器根據(jù)程序和輸入端口設(shè)置的數(shù)據(jù)運行而得。仿真文件的說明：第28頁，共37頁，2023年，2月20日，星期一2、定時分析延遲時間分析寄存器性能分析建立和保持時間分析第29頁，共37頁，2023年，2月20日，星期一延遲時間分析第30頁，共37頁，2023年，2月20日，星期一寄存器性能分析第31頁，共37頁，2023年，2月20日，星期一建立和保持時間分析第32頁，共37頁，2023年，2月20日，星期一四、器件選擇與引腳鎖定第33頁，共37頁，2023年，2月20日，星期一器件引腳的指定第34頁，共37頁，2023年，2月20日，星期一器件焊盤的指定第35頁，