數(shù)字電子技術(shù)（山東科技大學(xué)）智慧樹知到答案章節(jié)測試2023年

第一章測試一位十六進(jìn)制數(shù)可以用（

）位二進(jìn)制數(shù)來表示。

A:2

B:1

C:4

D:3

答案:C

十進(jìn)制數(shù)43可轉(zhuǎn)換為（

）8421BCD碼。

A:

10011

B:

01000011

C:

1000011

D:

010011

答案:B二進(jìn)制數(shù)+1011的反碼為（

）。

A:

01011

B:

10100

C:

00100

D:

11011

答案:A

有符號(hào)二進(jìn)制數(shù)-89的補(bǔ)碼為（

）。

A:

10100111

B:

11011001

C:

01011001

D:

00100111

答案:A

與模擬電路相比，數(shù)字電路主要的優(yōu)點(diǎn)有（

）。

A:

容易設(shè)計(jì)

B:

保密性好

C:

抗干擾能力強(qiáng)

D:

通用性強(qiáng)

答案:BCD

與八進(jìn)制數(shù)(47.3)8等值的數(shù)為（

）。

A:(100111.011)2

B:(27.6)16

C:

(27.3)16

D:

(100111.11)2

答案:AB

以下代碼中為恒權(quán)碼的為（

）。

A:

格雷碼

B:

8421BCD碼

C:

5421BCD碼

D:

余三碼

答案:BC

與十進(jìn)制數(shù)（53.5）10等值的數(shù)或代碼為（

）。

A:

(35.8)16

B:

(65.4)8

C:

(110101.1)2

D:

(01010011.0101)8421BCD

答案:ABCD在一個(gè)8位的存儲(chǔ)單元中，能夠存儲(chǔ)的最大無符號(hào)整數(shù)是（

）。

A:（FF）16

B:（256）10

C:（127）10

D:（255）10

答案:AD

矩形脈沖信號(hào)的參數(shù)有（

）。

A:

占空比

B:

脈寬

C:

掃描期

D:

周期

答案:ABD

常用的BCD碼有（

）。

A:

格雷碼

B:

奇偶校驗(yàn)碼

C:

余三碼

D:

8421碼

答案:CD

以下幾種編碼中，可靠性編碼是（

）。

A:

5421碼

B:

格雷碼

C:

奇偶校驗(yàn)碼

D:

8421碼

答案:BC第二章測試

利用約束項(xiàng)化簡邏輯函數(shù)時(shí)，約束項(xiàng)應(yīng)看成(

)。

A:

無所謂

B:2

C:

能使圈組大的看成1，其它看成0

D:1

答案:C

下面的卡諾圖化簡，應(yīng)畫（

）個(gè)包圍圈。

A:

5

B:

2

C:

4

D:

3

答案:C

已知兩輸入邏輯變量AB和輸出結(jié)果Y的真值表如下表，則AB的邏輯關(guān)系為（

）。

ABY000011101110

A:

異或

B:

與非

C:

同或

D:

或非

答案:A

利用卡諾圖化簡邏輯函數(shù)時(shí),8個(gè)相鄰的最小項(xiàng)可消去（

）個(gè)變量。

A:

4

B:

3

C:

1

D:

2

答案:B

在函數(shù)L（A，B，C，D）=AB+CD的真值表中，L=1的狀態(tài)有（

）。

A:

6

B:

7

C:

4

D:

2

答案:B在同一邏輯函數(shù)式中，下標(biāo)號(hào)相同的最小項(xiàng)和最大項(xiàng)是（

）關(guān)系。

A:

相等

B:

相加等于0

C:

互補(bǔ)

D:

沒有關(guān)系

答案:CF=ABCD’+ABD+BCD’+ABC+BD+BC’

化簡為最簡與或式（

）。

A:ACD+BCD

B:

A’+B’+C’+D

C:

B

D:

ACD

答案:C

邏輯變量的取值１和０可以表示（

）。

A:

開關(guān)的閉合、斷開

B:

電流的有、無

C:

真與假

D:

電位的高、低

答案:ABCD

邏輯函數(shù)的表示方法中具有唯一性的是（

）。

A:

真值表

B:

表達(dá)式

C:

卡諾圖

D:

邏輯圖

答案:AC

F=AB’+BD+CDE+A’D=

A:

AB’+D

B:

(A+D)(B’+D)

C:(A+B’)D

D:

(A+D)(B+D’)

答案:AB

求一個(gè)邏輯函數(shù)F的對(duì)偶式，可將F中的(

)。

A:變量不變

B:

原變量換成反變量，反變量換成原變量

C:“·”換成“+”，“+”換成“·”

D:常數(shù)中“0”換成“1”，“1”換成“0”

答案:ACD

在何種輸入情況下（

），“或非”運(yùn)算的結(jié)果是邏輯0。

A:任一輸入為0，其他輸入為1

B:任一輸入為1

C:全部輸入是0

D:全部輸入是1

答案:ABD

8421BCD碼是二–十進(jìn)制碼。

A:對(duì)

B:錯(cuò)

答案:A

與邏輯是至少一個(gè)條件具備事件就發(fā)生的邏輯。

A:錯(cuò)

B:對(duì)

答案:A

L等于A和B的異或，其表達(dá)式是L=A+B

A:對(duì)

B:錯(cuò)

答案:B

“同或”邏輯功能是兩個(gè)輸入變量A、B相同時(shí)，輸出為1；A、B不同時(shí)，輸出為0。

A:對(duì)

B:錯(cuò)

答案:A

已知邏輯函數(shù)A+B=A+C，AB=AC，則B=C

A:錯(cuò)

B:對(duì)

答案:B

對(duì)邏輯函數(shù)Y=A+B+C+B利用代入規(guī)則，令A(yù)=BC代入，得Y=BC+B+C+B=C+B成立。

A:對(duì)

B:錯(cuò)

答案:B第三章測試邏輯表達(dá)式Y(jié)=AB可以用（

）直接實(shí)現(xiàn)。

A:非門

B:與門

C:或門

答案:BOC門在使用時(shí)須在(

)之間接一電阻。

A:輸出與電源

B:輸出與地

C:輸出與輸入

答案:A能實(shí)現(xiàn)總線連接方式的門為（

）。

A:TTL三態(tài)門

B:TTL或非門

C:OC門

D:TTL與非門

答案:ACMOS邏輯電路是以(

)為基礎(chǔ)的集成電路。

A:PMOS管

B:三極管

C:NMOS管和PMOS管

D:NMOS管

答案:CTTL電路是(

)的集成電路。

A:以場效應(yīng)管為基礎(chǔ)

B:以晶體三極管為基礎(chǔ)

C:以二極管為基礎(chǔ)

D:以晶閘管為基礎(chǔ)

答案:B對(duì)于TTL與非門，其閑置輸入端的處理，可以（

）。

A:接電源

B:通過電阻3kΩ接電源

C:接地

D:與有用輸入端并聯(lián)

答案:ABD以下電路中可以實(shí)現(xiàn)“線與”功能的有（

）。

A:集電極開路門

B:漏極開路門

C:與非門

D:三態(tài)輸出門

答案:AB三極管作為開關(guān)使用時(shí)，要提高開關(guān)速度，可（

）。

A:采用抗飽和三極管

B:降低飽和深度

C:采用有源泄放回路

D:增加飽和深度

答案:ABCCMOS數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點(diǎn)是（）。

A:高抗干擾能力

B:微功耗

C:高速度

D:電源范圍寬

答案:ABD基本型的TTL門電路輸出端不允許相互并聯(lián)，否則將損壞器件。

A:對(duì)

B:錯(cuò)

答案:A或非門的多余輸入端不能接高電平。

A:對(duì)

B:錯(cuò)

答案:A一般TTL門電路的輸出端可以直接相連，實(shí)現(xiàn)線與。

A:錯(cuò)

B:對(duì)

答案:ACMOS“OD門”的輸出端可連接在一起實(shí)現(xiàn)“線與”。

A:對(duì)

B:錯(cuò)

答案:A對(duì)于TTL與非門，只要有一個(gè)輸入為低電平，輸出即為高電平，所以對(duì)與非門多余輸入端的處理不能接低電平。

A:對(duì)

B:錯(cuò)

答案:A普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。

A:對(duì)

B:錯(cuò)

答案:ACMOS電路比TTL電路功耗大。

A:錯(cuò)

B:對(duì)

答案:ATTL與非門輸入端接+5V時(shí)，邏輯上屬于輸入“1”。

A:錯(cuò)

B:對(duì)

答案:BCMOS門電路可以把輸出端并聯(lián)使用以實(shí)現(xiàn)“線與”邏輯。

A:錯(cuò)

B:對(duì)

答案:ACMOS或非門與TTL或非門的邏輯功能完全相同。

A:對(duì)

B:錯(cuò)

答案:A第四章測試一個(gè)譯碼器若有100個(gè)譯碼輸出端，則譯碼輸入端有（

）個(gè)。

A:6

B:8

C:5

D:7

答案:D當(dāng)編碼器

74HC148

的輸入端

I1’

、

I5’

、

I6’

、

I7’

為低電平，其余輸入端為高電平時(shí)，則輸出的編碼信號(hào)為（

）。

A:110

B:111

C:000

D:001

答案:C在下列選項(xiàng)中，不是組合電路的有（

）。

A:譯碼器

B:編碼器

C:計(jì)數(shù)器

D:數(shù)值比較器

答案:C一個(gè)八選一的數(shù)據(jù)選擇器，（

）數(shù)據(jù)輸入端。

A:有3個(gè)

B:有2個(gè)

C:有1個(gè)

D:有8個(gè)

答案:D消除組合邏輯電路“競爭-冒險(xiǎn)”的方法有（

）。

A:在輸出端接入濾波電容

B:后級(jí)加緩沖電路

C:修改邏輯設(shè)計(jì)

D:引入選通脈沖

答案:ACD共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動(dòng)。

A:錯(cuò)

B:對(duì)

答案:B優(yōu)先編碼器的編碼信號(hào)是相互排斥的，不允許多個(gè)編碼信號(hào)同時(shí)有效。

A:錯(cuò)

B:對(duì)

答案:A用4選1數(shù)據(jù)選擇器不能實(shí)現(xiàn)3變量的邏輯函數(shù)。

A:對(duì)

B:錯(cuò)

答案:B選出與下面所示邏輯電路圖對(duì)應(yīng)的邏輯關(guān)系式為（

）。

A:

B:Y=AC+BD

C:Y=A+B+C

D:Y=ABC

答案:B雙四選一數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路，輸入變量為A、B、C，輸出邏輯函數(shù)為F1

、F2，其功能為（

）。

A:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m(4,5,6,7)，

全加器

B:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m（1,3,6,7），全減器

C:F1

=∑m(1,2,3,7)，F(xiàn)2=∑m（3,5,6,7），全減器

D:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m(3,5,6,7)，

全加器

答案:D已知有一個(gè)3輸入端的門電路，若輸入信號(hào)A、B、C的波形如圖

(a)所示，輸出信號(hào)Y的波形如圖(b)所示，則該門電路執(zhí)行的是（

）邏輯操作。

A:或

B:與非

C:或非

D:與

答案:B在圖中，選出與下列邏輯式順序?qū)?yīng)的邏輯圖是（

）。

Y1=(A+B)C

Y2=AB+BC

Y3=(A+B)(A+C)

Y4=A+BC

Y5=A(B+C)+BC

A:(b),(c),(a),(e),(d)

B:(c),(b),(a),(e),(d)

C:(c),(b),(d),(a),(e)

D:(a),(e),(d),(c),(b)

答案:B指出下圖用“與非門”組成電路的邏輯關(guān)系是（

）。

A:“同或”關(guān)系

B:“與非”關(guān)系

C:“或非”關(guān)系

D:“異或”關(guān)系

答案:DA、B為邏輯門的2個(gè)端入端，Y為輸出。A、B和Y的波形如下圖所示，則該門實(shí)現(xiàn)的是（

）。

A:“或非”邏輯功能

B:“與”邏輯功能

C:“或”邏輯功能

D:“與非”邏輯功能

答案:B選出與下圖對(duì)應(yīng)的邏輯式（

）。

A:

B:

C:

D:

答案:A設(shè)計(jì)一個(gè)裁判表決電路。裁判組由三人組成，分別為：主裁判A，副裁判B和副裁判C。判定比賽的規(guī)則如下：只有當(dāng)兩個(gè)或兩個(gè)以上裁判支持，并且其中有一個(gè)是主裁判時(shí)，比賽結(jié)果的裁決才有效。令A(yù)、B、C為1表示支持，為0表示反對(duì)。裁決結(jié)果Y為1表示有效，Y為0表示無效。下列表達(dá)式中能實(shí)現(xiàn)改電路功能的是（

）。

A:Y=A+B+c

B:Y=AB+AC

C:Y=A+BC

D:Y=ABC

答案:B組合邏輯電路中的競爭-冒險(xiǎn)是由于（

）引起的。

A:門電路的傳輸延遲

B:觸發(fā)器的延時(shí)

C:最大項(xiàng)

D:最小項(xiàng)

答案:A能實(shí)現(xiàn)兩個(gè)1位二進(jìn)數(shù)和來自低位的進(jìn)位相加的電路叫全加器。

A:對(duì)

B:錯(cuò)

答案:A串行進(jìn)位加法器的缺點(diǎn)是運(yùn)算速度慢，優(yōu)點(diǎn)是電路結(jié)構(gòu)簡單。超前進(jìn)位加法器的優(yōu)點(diǎn)是運(yùn)算速度快，缺點(diǎn)是電路結(jié)構(gòu)復(fù)雜。

A:對(duì)

B:錯(cuò)

答案:A組合邏輯電路由邏輯門和觸發(fā)器構(gòu)成。

A:錯(cuò)

B:對(duì)

答案:A第五章測試觸發(fā)器是一種（

）。

A:三穩(wěn)態(tài)電路

B:單穩(wěn)態(tài)電路

C:雙穩(wěn)態(tài)電路

D:無穩(wěn)態(tài)電路

答案:C當(dāng)與非門構(gòu)成的基本SR鎖存器處于置0狀態(tài)時(shí)，其輸入信號(hào)S、R取值應(yīng)為（?????）。

A:10

B:11

C:01

D:00

答案:C使觸發(fā)器的狀態(tài)變化分兩步完成的觸發(fā)方式是（

）。

A:邊沿觸發(fā)方式

B:電平觸發(fā)方式

C:維持阻塞觸發(fā)方式

D:脈沖觸發(fā)方式

答案:D下列哪一種觸發(fā)器容易產(chǎn)生“直通”問題？（

）

A:邊沿D觸發(fā)器

B:同步SR觸發(fā)器

C:主從JK觸發(fā)器

D:主從SR觸發(fā)器

答案:BJK觸發(fā)器處于翻轉(zhuǎn)狀態(tài)時(shí)，輸入信號(hào)的條件是（

）。

A:J=1，K=1

B:J=1，K=0

C:J=0，K=0

D:J=0，K=1

答案:A對(duì)于D觸發(fā)器，若CP脈沖到來前所加的激勵(lì)信號(hào)D＝１，可以使觸發(fā)器的狀態(tài)（

?）。

A:置1

B:置0

C:翻轉(zhuǎn)

D:不變

答案:A對(duì)于T觸發(fā)器，當(dāng)T=(???????)時(shí)，觸發(fā)器處于保持狀態(tài)。

A:0、1均可

B:其余選項(xiàng)都不正確

C:1

D:0

答案:D某存儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（

）。

A:8K×8

B:256×256

C:8×3

D:256×8

答案:D尋址容量為16K×8的RAM需要（

）根地址線。

A:4

B:16

C:8

D:14

答案:D能夠存儲(chǔ)二值信息的器件有（

）。

A:只讀存儲(chǔ)器

B:寄存器

C:隨機(jī)存儲(chǔ)器

D:觸發(fā)器

答案:ABCDJK觸發(fā)器（

）。

A:具有“置0”功能

B:具有“保持”功能

C:具有“置1”功能

D:具有“翻轉(zhuǎn)”功能

答案:ABCD下列觸發(fā)器中，沒有約束條件的是（

）。

A:SR觸發(fā)器

B:T觸發(fā)器

C:JK觸發(fā)器

D:D觸發(fā)器

答案:BCDJK觸發(fā)器初始狀態(tài)Q=1，欲使JK觸發(fā)器次態(tài)按Q*=1工作，可使JK觸發(fā)器的輸入端（

）。

A:J=K=1

B:J=K=0

C:J=0，K=1

D:J=1，K=0

答案:BD觸發(fā)器的輸出包含兩個(gè)暫穩(wěn)態(tài)。

A:對(duì)

B:錯(cuò)

答案:B主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（

）

A:對(duì)

B:錯(cuò)

答案:A第六章測試一般情況下，時(shí)序邏輯電路在結(jié)構(gòu)上包含（

）。

A:存儲(chǔ)電路

B:組合邏輯電路和存儲(chǔ)電路

C:組合邏輯電路

D:觸發(fā)器

答案:BMealy型時(shí)序邏輯電路的輸出是（

）。

A:與輸入和電路當(dāng)前狀態(tài)均有關(guān)

B:與輸入和電路當(dāng)前狀態(tài)均無關(guān)

C:只與輸入有關(guān)

D:只與電路當(dāng)前狀態(tài)有關(guān)

答案:A一個(gè)4位串行數(shù)據(jù)輸入的移位寄存器，時(shí)鐘脈沖頻率為1kHz，完成轉(zhuǎn)換4位并行數(shù)據(jù)輸出的時(shí)間為（

）。

A:4ms

B:8μs

C:4μs

D:8ms

答案:A要構(gòu)成七進(jìn)制計(jì)數(shù)器，（

）。

A:至少需要2個(gè)觸發(fā)器

B:至少需要5個(gè)觸發(fā)器

C:至少需要7個(gè)觸發(fā)器

D:至少需要3個(gè)觸發(fā)器

答案:DN個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長度（進(jìn)制數(shù)）為（

）的計(jì)數(shù)器。

A:N+1

B:N-1

C:N

D:2N

答案:D一個(gè)5位的二進(jìn)制加計(jì)數(shù)器，由00000狀態(tài)開始，經(jīng)過75個(gè)時(shí)鐘脈沖后，此計(jì)數(shù)器的狀態(tài)為（

）。

A:01100

B:01011

C:00111

D:01010

答案:Bn位扭環(huán)形計(jì)數(shù)器中，無效狀態(tài)的個(gè)數(shù)為（

）。

A:

2n

B:2n-n

C:2n-2n

D:2n-1

答案:C把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（

）進(jìn)制計(jì)數(shù)器。

A:4

B:20

C:9

D:5

答案:B4位移位寄存器，現(xiàn)態(tài)Q0Q1Q2Q3為1100，經(jīng)左移1位后其次態(tài)為（

）。

A:1011或1110

B:0011或1111

C:0011或1011

D:1000或1001

答案:D欲設(shè)計(jì)0，1，2，3，4，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用（

）級(jí)觸發(fā)器。

A:5

B:3

C:2

D:4

答案:B五個(gè)D觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其計(jì)數(shù)長度為（

）。

A:32

B:5

C:25

D:10

答案:B移位寄存器的邏輯功能包括（

）。

A:寄存數(shù)碼

B:計(jì)數(shù)

C:數(shù)據(jù)轉(zhuǎn)換

D:移位

答案:ABCD下面幾項(xiàng)屬于時(shí)序邏輯電路的是（

）。

A:計(jì)數(shù)器

B:移位寄存器

C:數(shù)碼寄存器

D:序列脈沖發(fā)生器

答案:ABCD由兩片74LS161芯片構(gòu)成29進(jìn)制加法計(jì)數(shù)器，兩片計(jì)數(shù)器芯片的連接方式有（

）。

A:串行進(jìn)位

B:同步預(yù)置數(shù)

C:并行進(jìn)位

D:反饋

答案:AC同步二進(jìn)制計(jì)數(shù)器的電路比異步二進(jìn)制計(jì)數(shù)器復(fù)雜，所以實(shí)際應(yīng)用中較少使用同步二進(jìn)制計(jì)數(shù)器。

A:對(duì)

B:錯(cuò)

答案:B環(huán)形計(jì)數(shù)器如果不作自啟動(dòng)修改，則總有孤立狀態(tài)存在。

A:錯(cuò)

B:對(duì)

答案:B環(huán)形計(jì)數(shù)器在每個(gè)時(shí)鐘脈沖CP作用時(shí)，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。

A:錯(cuò)

B:對(duì)

答案:A第七章測試只有暫穩(wěn)態(tài)的電路是（

）。

A:施密特觸發(fā)器

B:定時(shí)器

C:多諧振蕩器

D:單穩(wěn)態(tài)電路

答案:C單穩(wěn)態(tài)觸發(fā)器有（

）。

A:計(jì)數(shù)功能

B:定時(shí)和延時(shí)功能

C:定時(shí)、延時(shí)和整形功能

D:整形功能

答案:C一個(gè)由555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為（

）。

A:1.1RC

B:1.4RC

C:0.7RC

D:RC

答案:A石英晶體多諧振蕩器的最突的出優(yōu)點(diǎn)是（

）。

A:振蕩頻率穩(wěn)定

B:輸出波形邊沿陡峭

C:電路簡單

D:速度高

答案:A用555定時(shí)器組成施密特觸發(fā)器，當(dāng)輸入控制端CO外接10V電壓時(shí)，回差電壓為（

）。

A:6.66V

B:10V

C:5V

D:3.33V

答案:C以下各電路中，可以產(chǎn)生脈沖用于定時(shí)的是（

）。

A:石英晶體多諧振蕩器

B:多諧振蕩器

C:施密特觸發(fā)器

D:單穩(wěn)態(tài)觸發(fā)器

答案:D555定時(shí)器的2腳、6腳接在一起構(gòu)成（

）。

A:單穩(wěn)態(tài)觸發(fā)器

B:多諧振蕩器

C:基本RC觸發(fā)器

D:施密特觸發(fā)器

答案:D555定時(shí)器的TH端、TR端的電平分別小于2VDD/3和VDD/3時(shí)定時(shí)器的輸出狀態(tài)是（

）。

A:1

B:0

C:原狀態(tài)

D:不確定

答案:A單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)維持時(shí)間用tW表示，與電路中RC成正比。

A:錯(cuò)

B:對(duì)

答案:B施密特觸發(fā)器可用于將三角波變換成正弦波。

A:對(duì)

B:錯(cuò)

答案:B施密特觸發(fā)器的正向閾值電壓VT+一定大于負(fù)向閾值電壓VT-。

A:錯(cuò)

B:對(duì)

答案:B單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)時(shí)間與輸入觸發(fā)脈沖寬度成正比。

A:錯(cuò)

B:對(duì)

答案:A多諧振蕩器的輸出信號(hào)的周期與阻容元件的參數(shù)成正比。

A:錯(cuò)

B:對(duì)

答案:B脈沖整形電路有（

）。

A:555定時(shí)器

B:多諧振蕩器

C:單穩(wěn)態(tài)觸發(fā)器

D:施密特觸發(fā)器

答案:CD第八章測試D/A轉(zhuǎn)換器產(chǎn)生轉(zhuǎn)換誤差的原因有（

）。

A:參考電壓的波動(dòng)

B:電阻網(wǎng)絡(luò)中電阻阻值的偏差

C:運(yùn)算放大器的零點(diǎn)漂移

D:模擬開關(guān)導(dǎo)通內(nèi)阻和導(dǎo)通壓降的差異

答案:ABCD一個(gè)無符號(hào)10位數(shù)字輸入的DAC，其輸出電平的級(jí)數(shù)為（

）。

A:2的10次方

B:10

C:4

D:1024

答案:AD在相同的基準(zhǔn)電壓下，D/A轉(zhuǎn)換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小。

A:對(duì)

B:錯(cuò)

答案:A權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的電路簡單且便于集成工藝制造，因此被廣泛使用。

A:對(duì)

B:錯(cuò)

答案:BD/A轉(zhuǎn)換器的最大輸出電壓的絕對(duì)值可達(dá)到基準(zhǔn)電壓VREF。

A:錯(cuò)

B:對(duì)

答案:AD/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高。

A:對(duì)

B:錯(cuò)

答案:A為使采樣輸出信號(hào)不失真地代表輸入模擬信號(hào)，采樣頻率fs和輸入模擬信號(hào)的最高頻率fim的關(guān)系是fs（

）fim。

A:≥2

B:≤2

C:≤

D:≥

答案:A在位數(shù)不同的D/A轉(zhuǎn)換器中，分辨率最高的是（

）。

A:12位

B:8位

C:4位

D:10位

答案:AA/D轉(zhuǎn)換的一般步驟包括（

）、（

）、（

）和（

）。

A:采樣，數(shù)字化，保持，編碼

B:采樣，保持，量化，編碼

C:采樣，量化，保持，編碼

D:采樣，保持，量化，譯碼

答案:B8位D/A轉(zhuǎn)換器當(dāng)輸入數(shù)字量只有最高位為高電平時(shí)輸出電壓為5V，若只有最低位為高電平，則輸出電壓為（

）。若輸入為10001000，則輸出電壓為（

）。

A:40mV，

2.66V

B:80mV，

2.66V

C:40mV，

5.32V

D:20mV，

5.32V

答案:C將幅值上、時(shí)間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為（

）。

A:量化

B:保持

C:編碼

D:采樣

答案:A10位倒T型電阻網(wǎng)絡(luò)DAC的電阻網(wǎng)絡(luò)中，電阻取值有（

）種。

A:2

B:10

C:4

D:1

答案:A8位逐次逼近型A/D轉(zhuǎn)換器，如所加時(shí)鐘頻率為200kHZ，則完成1次轉(zhuǎn)換需要的時(shí)間為（

）。

A:50μs

B:60μs

C:80μs

D:70μs

答案:A下列A/D轉(zhuǎn)換器速度最慢的是（

）。

A:并行比較型A/D轉(zhuǎn)換器

B:雙積分型A/D轉(zhuǎn)換器

C:逐次逼近型A/D轉(zhuǎn)換器

答案:B第九章測試可編程邏輯器件PLD的基本結(jié)構(gòu)形式是？

A:與–與式

B:或–與式

C:或–或式

D:與–或式

答案:D可以多次編程的器件是？

A:GAL

B:PAL

C:PROM

D:PLA

答案:AVHDL語言程序結(jié)構(gòu)中必不可少的部分是?

A:程序包

B:實(shí)體和結(jié)構(gòu)體

C:庫

D:配置

答案:B下面哪種VHDL庫使用時(shí)不需聲明？

A:STD庫

B:WORK庫

C:ASIC庫

D:IEEE庫

答案:BVHDL語言端口模式中不允許內(nèi)部引用該端口信號(hào)的是？

A:OUT

B:BUFFER

C:IN

D:INOUT

答案:A能反饋輸出信號(hào)至內(nèi)部的端口模式是?

A:BUFFER

B:IN

C:OUT

D:INOUT

答案:AQ0為輸出信號(hào)，但內(nèi)部設(shè)計(jì)會(huì)用到其反饋信號(hào)，其正確的端口說明是?

A:Q0:BUFFERBIT

B:Q0:INOUTBIT

C:Q0:INBIT

D:Q0:OUTBIT

答案:ASTD_LOGIC_1164程序包的正確聲明方法是?

A:USESTD_LOGIC_1164

B:USEIEEE.STD_LOGIC_1164

C:USEIEEE.STD_LOGIC_1164.ALL

D:USE

答案:CTYPEweekIS（sun，mon，tue，wed，thr，fri，sat）；week的數(shù)據(jù)類型是?

A:STD_LOGIC

B:枚舉

C:BIT

D:字符

答案:BVHDL語言優(yōu)先級(jí)最高的運(yùn)算符是?

A:XOR

B:OR

C:NOT

D:AND

答案:C變量不能使用的程序結(jié)構(gòu)部分是？

A:函數(shù)

B:結(jié)構(gòu)體

C:過程

D:進(jìn)程

答案:B能在進(jìn)程之間傳遞信息的數(shù)據(jù)對(duì)象是？

A:文件

B:信號(hào)

C:常量

D:變量

答案:Bsignala:bit;signalb:bit_vector(1downto0);下面正確的表達(dá)式是？

A:b<=a

B:a<=b(0)

C:a<=b

D:a:=b(0)

答案:Ba的初值為0；執(zhí)行語句a<=a+1;a<=a+1;a<=a+1;后，a的值為？

A:2

B:0

C:1

D:3

答案:C布爾表達(dá)式Y(jié)=AB+C的正確表達(dá)式是？

A:Y<=AC+C

B:Y<=AAND(BORC)

C:Y<=AANDBORC

D:Y<=AANDB+C

答案:C有優(yōu)先級(jí)關(guān)系的語句是？

A:元件例化語句

B:條件賦值語句

C:選擇賦值語句

D:簡單賦值語句

答案:B在下面程序結(jié)構(gòu)______中執(zhí)行的語句是并行語句？

A:進(jìn)程

B:函數(shù)

C:過程

D:結(jié)構(gòu)體

答案:D以下

語句不是順序局。

A:if

B:case

C:component

D:loop

答案:C常量的正確表達(dá)格式是？

A:CONSTANTVcc:REAL=5.0

B:CONSTANTVcc:=5.0

C:CONSTANTVcc:REAL:=5.0

D:CONSTANTVccREAL=5.0

答案:Csignala,b:bit;signaly:bit_vector(1d