硬件設(shè)計(jì)中的30個(gè)錯(cuò)誤想法與原因分析

星期日10/09/201108:53龍騎士頂踩5K點(diǎn)評：市場上不存在5K的阻值，最接近的是4.99K（精度1%），2倍。20%精度的電阻阻值只有1、1.5、2.23.3、4.7、6.8幾個(gè)類點(diǎn)評：其它紅綠黃橙等顏色的不管大?。?MM以下）封裝如何，都（GAL/PAL雖然只幾塊錢，但公司不推薦使用）N倍MEM、CPU、FPGA等所PCB設(shè)計(jì)要求不高，就用細(xì)一點(diǎn)的線，自動(dòng)布吧PCB面積，同時(shí)產(chǎn)生比手動(dòng)布線多好多倍的過孔，在批量很大的產(chǎn)品中，PCB廠家降價(jià)所考慮的因PCB的點(diǎn)評：CPU的速度和器的空間都是用錢買來的，如果寫代碼時(shí)CPU主頻和減少器容量所節(jié)約的成本絕對是劃算的。CPLD/FPGA設(shè)計(jì)也類似。幾瓦的功耗就耗在這些電阻上了（不要用8毛錢一度電的觀念來對現(xiàn)象三：CPUFPGAI/O口怎么處理呢？先讓它空I/O口如果懸空的話，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復(fù)振蕩的輸入信號了，而MOS器件的功耗基本取決于門電路現(xiàn)象四：這款FPGA還剩這么多門用不完，可盡情發(fā)揮吧所以同一型號的FPGA在不路不同時(shí)刻的功耗可能相差100倍。盡量減少高速翻轉(zhuǎn)的觸發(fā)器數(shù)量是降低FPGA功耗的根本方點(diǎn)評：對于內(nèi)部不太復(fù)雜的功耗是很難確定的，它主要由引腳上的電流確定，一個(gè)ABT16244，沒有負(fù)載的話耗電大概不到1毫60毫安的負(fù)載（如匹配幾十歐姆的現(xiàn)象六：器有這么多控制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操作時(shí)數(shù)據(jù)出來得快多點(diǎn)評：大部分器的功耗在片選有效時(shí)（不論OE和WE如何）將比片選無效時(shí)大100倍以上，所以應(yīng)盡可能使用CS來控制，點(diǎn)評：除了少數(shù)特定信號外（如100BASE-T、CML），都是有過配得最好。象TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，如TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可。減少外存的次數(shù)（多使用寄存器變量、多使用內(nèi)部CACHE現(xiàn)象一：這主頻100MCPU只能處理70%，換200M主頻的就沒頸一般都在器上，CPU再快，外部快不起來也是徒勞?，F(xiàn)象二：CPU用大一點(diǎn)的CACHE，就應(yīng)該快了點(diǎn)評：CACHE的增大，并不一定就導(dǎo)致系統(tǒng)性能的提高，在某些情況下關(guān)閉CACHE反而比使用CACHE還快。原因是搬到CACHE中的數(shù)據(jù)必須得到多次重復(fù)使用才會(huì)提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開指令CACHE，數(shù)據(jù)CACHE即使打開也只局限在部分空間，如堆棧部分。同時(shí)也要求程序設(shè)計(jì)要兼顧C(jī)ACHE的容量及塊大小，這涉及到關(guān)鍵代碼循環(huán)體的長度及跳轉(zhuǎn)范圍，如果一個(gè)循環(huán)剛好比CACHE大那么一點(diǎn)點(diǎn)，又在反復(fù)循環(huán)務(wù)數(shù)量多但很頻繁的話，CPU的很大精力都用在進(jìn)出中斷的開銷點(diǎn)評：BSP對器接口設(shè)置的默認(rèn)值都是按最保守的參數(shù)設(shè)置調(diào)配。有時(shí)把頻率降低反而可提高效率，如RAM的存取周期是70ns，總線頻率為40M時(shí)，設(shè)3個(gè)周期的存取時(shí)間，即75ns即可；若總線頻率為50M時(shí)，必須設(shè)為4個(gè)周期，實(shí)際存取時(shí)間卻放慢到了80ns。CPU處理不過來，就用兩個(gè)分布處理，處理能力可提CPU需對業(yè)務(wù)有較多的了解后才能確定，盡量減少兩個(gè)CPU間協(xié)調(diào)的代價(jià)，使1+1盡可能點(diǎn)評：真正的DMA是由硬件搶占總線后同時(shí)啟動(dòng)兩端設(shè)備，在一CPUDMA只是模擬而已，啟動(dòng)每一次DMA之前要做不少準(zhǔn)備工作（設(shè)起始地址和長度次數(shù)據(jù)需兩個(gè)時(shí)鐘周期，比軟件來搬要快一些（準(zhǔn)備工作，一般還涉及函數(shù)調(diào)用，效率并不高。所以這種DMA只在總線上時(shí)，干擾了相鄰的WE信號，導(dǎo)致寫不進(jìn)RAM。其它數(shù)WE產(chǎn)生干擾，但干擾在可接受的范圍內(nèi)，可是當(dāng)8位總線考，還應(yīng)留有足夠的余量。范圍之外有干擾也罷過沖也罷都不會(huì)有多大影響（當(dāng)然過沖最好不要超過所能承受的最大電壓值），但時(shí)鐘信號不管頻率多低點(diǎn)評：總的原則是當(dāng)信號在導(dǎo)線上的傳輸時(shí)間超過其跳變時(shí)間時(shí)，均勻造成的，匹配的目的就是為了使驅(qū)動(dòng)端、負(fù)載端及傳輸線的阻PCB上的拓?fù)浣Y(jié)構(gòu)也有很大關(guān)系，傳輸線上的一條分支、一個(gè)過孔、一個(gè)拐角、一個(gè)接插點(diǎn)到點(diǎn)的方式，盡可能地減少過孔、拐