合肥學(xué)院數(shù)字邏輯第七章

合肥學(xué)院數(shù)字邏輯第七章第一頁，共80頁。第七章中規(guī)模通用集成電路及其應(yīng)用7.1

常用中規(guī)模組合邏輯電路7.2

常用中規(guī)模時(shí)序邏輯電路7.3

常用中規(guī)模信號(hào)產(chǎn)生與變換電路第二頁，共80頁。7.1

常用中規(guī)模組合邏輯電路7.1.1

二進(jìn)制并行加法器7.1.2

編碼器和譯碼器7.1.3

多路選擇器和多路分配器第三頁，共80頁。7.1

常用中規(guī)模組合邏輯電路7.1.1二進(jìn)制并行加法器（一）加法器的功能與分類功能：實(shí)現(xiàn)N位二進(jìn)制數(shù)相加按實(shí)現(xiàn)方法分類：串行進(jìn)位加法器、超前進(jìn)位加法器（1）串行進(jìn)位加法器如圖：用全加器實(shí)現(xiàn)4位二進(jìn)制數(shù)相加。低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入注意：CI0=0第四頁，共80頁。（2）超前進(jìn)位加法器進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位CI0形成。第五頁，共80頁。四位二進(jìn)制并行加法器T693構(gòu)成思想如下：

第i位全加器的進(jìn)位輸出函數(shù)表達(dá)式為

第六頁，共80頁。所以，在提供輸入Ai、Bi和C0之后，可以同時(shí)產(chǎn)生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進(jìn)位發(fā)生器第七頁，共80頁。（二）加法器的應(yīng)用例1：試用四位加法器實(shí)現(xiàn)8421BCD碼至余3BCD碼的轉(zhuǎn)換。加法器的邏輯符號(hào)N位加法運(yùn)算、代碼轉(zhuǎn)換、減法器、十進(jìn)制加法解：余3碼比8421碼多3，因此：A3-A0：8421碼加數(shù)被加數(shù)和低位進(jìn)位進(jìn)位B3-B0：0011（3）CI0：0第八頁，共80頁。第九頁，共80頁。B4B3B2B1Z5Z4Z3Z2Z1F4F3F2F1C0第十頁，共80頁。生活中常用十進(jìn)制數(shù)及文字、符號(hào)等表示事物。7.1.2編碼器和譯碼器數(shù)字電路只能以二進(jìn)制信號(hào)工作。用二進(jìn)制代碼表示文字、符號(hào)或者數(shù)碼等特定對(duì)象的過程，稱為編碼。實(shí)現(xiàn)編碼的邏輯電路，稱為編碼器。編碼器譯碼器一、編碼器第十一頁，共80頁。對(duì)M個(gè)信號(hào)編碼時(shí)，應(yīng)如何確定位數(shù)N？

N位二進(jìn)制代碼可以表示多少個(gè)信號(hào)？例：對(duì)101鍵盤編碼時(shí)，采用幾位二進(jìn)制代碼？

編碼原則：N位二進(jìn)制代碼可以表示2N個(gè)信號(hào)，則對(duì)M個(gè)信號(hào)編碼時(shí)，應(yīng)由2N≥M>2N-1來確定位數(shù)N。例：對(duì)101鍵盤編碼時(shí)，采用了7位二進(jìn)制代碼ASCⅡ碼。27＝128＞101>26=64。目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。第十二頁，共80頁。（一）普通編碼器

定義：任何時(shí)刻只允許輸入一個(gè)有效編碼請(qǐng)求信號(hào)，否則輸出將發(fā)生混亂。

舉例：以一個(gè)三位二進(jìn)制普通編碼器為例，說明普通編碼器的工作原理。圖3-4普通編碼器的方框圖輸入：八個(gè)信號(hào)（對(duì)象）

I0~I7

（二值量）八個(gè)病房呼叫請(qǐng)求輸出：三位二進(jìn)制代碼

Y2Y1Y0稱八線—三線編碼器對(duì)病房編碼第十三頁，共80頁。

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１表3-4編碼器輸入輸出的對(duì)應(yīng)關(guān)系設(shè)輸入信號(hào)為1表示對(duì)該輸入進(jìn)行編碼。任何時(shí)刻只允許輸入一個(gè)編碼請(qǐng)求其它輸入取值組合不允許出現(xiàn)，為無關(guān)項(xiàng)。第十四頁，共80頁。（二）優(yōu)先編碼器在優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的有效編碼請(qǐng)求信號(hào)。當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。

優(yōu)先級(jí)別的高低由設(shè)計(jì)者根據(jù)輸入信號(hào)的輕重緩急情況而定。如根據(jù)病情而設(shè)定優(yōu)先權(quán)。第十五頁，共80頁。表3-574LS148電路的功能表例：八線—三線優(yōu)先編碼器74LS148第十六頁，共80頁。74LS148的邏輯功能描述：(1)編碼輸入端：邏輯符號(hào)輸入端上面均有“—”號(hào)，這表示編碼輸入低電平有效。I0~I7低電平有效允許編碼，但無有效編碼請(qǐng)求優(yōu)先權(quán)最高第十七頁，共80頁。(2)編碼輸出端：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y0第十八頁，共80頁。（3）選通輸入端：只有在=0時(shí)，編碼器才處于工作狀態(tài)；而在=1時(shí)，編碼器處于禁止?fàn)顟B(tài)，所有輸出端均被封鎖為高電平。SS禁止?fàn)顟B(tài)工作狀態(tài)第十九頁，共80頁。允許編碼，但無有效編碼請(qǐng)求正在優(yōu)先編碼（4）選通輸出端YS和擴(kuò)展輸出端YEX：為擴(kuò)展編碼器功能而設(shè)置。第二十頁，共80頁。圖7-574LS148的邏輯符號(hào)

以上通過對(duì)74LS148編碼器邏輯功能的分析，介紹了通過MSI器件邏輯功能表了解集成器件功能的方法。要求初步具備查閱器件手冊(cè)的能力。不要求背74LS148的功能表。第二十一頁，共80頁。圖7-6用74LS148接成的16線—4線優(yōu)先編碼器優(yōu)先權(quán)最高(2)片無有效編碼請(qǐng)求時(shí)才允許(1)片編碼編碼輸出的最高位編碼輸出為原碼第二十二頁，共80頁。二譯碼器

譯碼：編碼的逆過程，將編碼時(shí)賦予代碼的特定含義“翻譯”出來。

譯碼器：實(shí)現(xiàn)譯碼功能的電路。常用的譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器等。二進(jìn)制代碼原來信息編碼對(duì)象編碼譯碼第二十三頁，共80頁。（一）二進(jìn)制譯碼器

圖7-7三位二進(jìn)制譯碼器的方框圖輸入：二進(jìn)制代碼（N位），輸出：2N個(gè)，每個(gè)輸出僅包含一個(gè)最小項(xiàng)。輸入是三位二進(jìn)制代碼、有八種狀態(tài)，八個(gè)輸出端分別對(duì)應(yīng)其中一種輸入狀態(tài)。因此，又把三位二進(jìn)制譯碼器稱為3線—8線譯碼器。第二十四頁，共80頁。1.74LS138的邏輯功能內(nèi)部電路圖負(fù)邏輯與非門譯碼輸入端S為控制端（又稱使能端）

S=1譯碼工作

S=0禁止譯碼，輸出全1

輸出端第二十五頁，共80頁。表3-674LS138的功能表譯中為0高電平有效低電平有效禁止譯碼譯碼工作第二十六頁，共80頁。圖7-874LS138的邏輯符號(hào)低電平有效輸出三位二進(jìn)制代碼使能端第二十七頁，共80頁。74LS138的邏輯功能三個(gè)譯碼輸入端（又稱地址輸入端）A2、A1、A0，八個(gè)譯碼輸出端，以及三個(gè)控制端（又稱使能端）、、。、，是譯碼器的控制輸入端，當(dāng)=1、+=0(即=1,和均為0)時(shí)，譯碼器處于工作狀態(tài)。否則，譯碼器被禁止，所有的輸出端被封鎖在高電平。S1S2S1S2S3S1S2S3S1S3S2Y0~Y7S3第二十八頁，共80頁。當(dāng)譯碼器處于工作狀態(tài)時(shí)，每輸入一個(gè)二進(jìn)制代碼將使對(duì)應(yīng)的一個(gè)輸出端為低電平，而其它輸出端均為高電平。也可以說對(duì)應(yīng)的輸出端被“譯中”。

74LS138輸出端被“譯中”時(shí)為低電平，所以其邏輯符號(hào)中每個(gè)輸出端上方均有“—”符號(hào)。Y0~Y7第二十九頁，共80頁。

2.應(yīng)用舉例(1)功能擴(kuò)展(利用使能端實(shí)現(xiàn))

圖7-9用兩片74LS138譯碼器構(gòu)成4線—16線譯碼器A3=0時(shí)，片Ⅰ工作，片Ⅱ禁止A3=1時(shí)，片Ⅰ禁止，片Ⅱ工作擴(kuò)展位控制使能端第三十頁，共80頁。(2)實(shí)現(xiàn)組合邏輯函數(shù)F（A，B，C）

比較以上兩式可知，把3線—8線譯碼器74LS138地址輸入端（A2A1A0）作為邏輯函數(shù)的輸入變量（ABC），譯碼器的每個(gè)輸出端Yi都與某一個(gè)最小項(xiàng)mi相對(duì)應(yīng)，加上適當(dāng)?shù)拈T電路，就可以利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。第三十一頁，共80頁。例7-4試用74LS138譯碼器實(shí)現(xiàn)邏輯函數(shù)：解：因?yàn)閯t第三十二頁，共80頁。

因此，正確連接控制輸入端使譯碼器處于工作狀態(tài)，將、、、、經(jīng)一個(gè)與非門輸出，A2、A1、A0分別作為輸入變量A、B、C，就可實(shí)現(xiàn)組合邏輯函數(shù)。Y1Y３Y６Y５Y７圖7-10例7-4電路圖第三十三頁，共80頁。（二）二-十進(jìn)制譯碼器

二—十進(jìn)制譯碼器的邏輯功能是將輸入的BCD碼譯成十個(gè)輸出信號(hào)。圖7-11二—十進(jìn)制譯碼器74LS42的邏輯符號(hào)第三十四頁，共80頁。表7-7二-十進(jìn)制譯碼器74LS42的功能表譯中為0拒絕偽碼第三十五頁，共80頁。（三）七段顯示譯碼器在數(shù)字測(cè)量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀地顯示出來，一方面供人們直接讀取測(cè)量和運(yùn)算的結(jié)果，另一方面用于監(jiān)視數(shù)字系統(tǒng)的工作情況。數(shù)字顯示電路是數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路通常由顯示譯碼器、驅(qū)動(dòng)器和顯示器等部分組成，如圖3-12所示。

第三十六頁，共80頁。（三）數(shù)字顯示譯碼器（1）七段數(shù)碼管（2）七段顯示譯碼器共陰極共陽極：高電平亮：低電平亮每一段由一個(gè)發(fā)光二極管組成輸入：二—十進(jìn)制代碼輸出：譯碼結(jié)果，可驅(qū)動(dòng)相應(yīng)的七段數(shù)碼管顯示出正確的數(shù)字第三十七頁，共80頁。七段譯碼器CT7447D、C、B、A：BCD碼輸入信號(hào)a～g：譯碼輸出，高電平有效（１）熄滅信號(hào)輸入。低電平時(shí)，輸出a～g均為低電平（全滅）；（２）滅零輸出信號(hào)。=0時(shí)，=0：試燈信號(hào)輸入。當(dāng)=1（無效）時(shí)，=0且不論D～A狀態(tài)如何，a～g七段全亮。熄滅信號(hào)輸入/滅零輸出信號(hào)：滅零輸入信號(hào)（不顯示０，其它數(shù)碼正常顯示）。=0（=１）時(shí)，不顯示數(shù)碼0。第三十八頁，共80頁。在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理。將傳送來的或處理后的信息分配到各通道去。多路選擇器多路分配器多輸入一輸出選擇一輸入多輸出分配7.1.3多路選擇器和多路分配器第三十九頁，共80頁。發(fā)送端，并—串接收端，串—并第四十頁，共80頁。在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做數(shù)據(jù)選擇器，也稱為多路選擇器,其作用相當(dāng)于多路開關(guān)。常見的數(shù)據(jù)選擇器有四選一、八選一、十六選一電路。

一多路選擇器第四十一頁，共80頁。以四選一數(shù)據(jù)選擇器為例。(1)四選一數(shù)據(jù)選擇器的邏輯電路圖圖7-18四選一數(shù)據(jù)選擇器電路1數(shù)據(jù)選擇器的工作原理選擇控制端使能控制端數(shù)據(jù)輸入端輸出端第四十二頁，共80頁。(2)四選一數(shù)據(jù)選擇器的功能表表7-9四選一數(shù)據(jù)選擇器的功能表輸入輸出S

A1

A0Y0××0100D0101D1110D2111D3第四十三頁，共80頁。2八選一數(shù)據(jù)選擇器74LS151三個(gè)地址輸入端A2、A1、A0，八個(gè)數(shù)據(jù)輸入端D0~D7，兩個(gè)互補(bǔ)輸出的數(shù)據(jù)輸出端Y和Y，一個(gè)控制輸入端S。圖7-1974LS151的邏輯符號(hào)

MUX第四十四頁，共80頁。

表7-1074LS151的功能表

禁止?fàn)顟B(tài)工作狀態(tài)第四十五頁，共80頁。3應(yīng)用舉例1.功能擴(kuò)展

用兩片八選一數(shù)據(jù)選擇器74LS151，可以構(gòu)成十六選一數(shù)據(jù)選擇器。試回憶用兩片3－8線譯碼器74LS138實(shí)現(xiàn)4－16線譯碼器的方法。

利用使能端（控制端）。第四十六頁，共80頁。圖7-20用74LS151構(gòu)成十六選一數(shù)據(jù)選擇器

擴(kuò)展位接控制端A3=1時(shí)，片Ⅰ禁止，片Ⅱ工作A3=0時(shí)，片Ⅰ工作，片Ⅱ禁止輸出需適當(dāng)處理（該例接或門）第四十七頁，共80頁。2．實(shí)現(xiàn)組合邏輯函數(shù)比較可知，表達(dá)式中都有最小項(xiàng)mi，利用數(shù)據(jù)選擇器可以實(shí)現(xiàn)各種組合邏輯函數(shù)。組合邏輯函數(shù)8選14選1第四十八頁，共80頁。

例7-5試用八選一電路實(shí)現(xiàn)解：將A、B、C分別從A2、A1、A0輸入，作為輸入變量，把Y端作為輸出F。因?yàn)檫壿嫳磉_(dá)式中的各乘積項(xiàng)均為最小項(xiàng)，所以可以改寫為根據(jù)八選一數(shù)據(jù)選擇器的功能，令第四十九頁，共80頁。具體電路見圖3-21：圖7-21例7-5電路圖D0=D3=D5=D7=1D1=D2=D4=D6=0S＝0MUX第五十頁，共80頁。ABCF00010010010001111000101111001111真值表對(duì)照法注意變量高低位順序！第五十一頁，共80頁。

例7-6試用八選一電路實(shí)現(xiàn)三變量多數(shù)表決電路。表7-11例7-6的真值表ABCF00000010010001111000101111011111

解：假設(shè)三變量為A、B、C，表決結(jié)果為F，則真值表如表7-11所示。第五十二頁，共80頁。在八選一電路中，將A、B、C從A2、A1、A0輸入，令D3=D5=D6=D7=1D0=D1=D2=D4=0S＝0F＝Y(jié)則可實(shí)現(xiàn)三變量多數(shù)表決電路，具體電路圖請(qǐng)讀者自行畫出。則第五十三頁，共80頁。二、數(shù)據(jù)分配器（一）數(shù)據(jù)分配器的功能分配器與選擇器的功能相反當(dāng)D=1時(shí)它即為普通的譯碼器。一輸入多輸出邏輯符號(hào)DD第五十四頁，共80頁。（二）數(shù)據(jù)分配器的應(yīng)用例：利用數(shù)據(jù)選擇器和分配器實(shí)現(xiàn)信息的“并行—串行—并行”傳送。由譯碼器連成的數(shù)據(jù)分配器0000110譯碼禁止譯碼01第五十五頁，共80頁。第五十六頁，共80頁。7.2

常用中規(guī)模時(shí)序邏輯電路

7.2.1

集成計(jì)數(shù)器

7.2.2

集成寄存器

第五十七頁，共80頁。7.2.1

集成計(jì)數(shù)器按進(jìn)位方式，分為同步和異步計(jì)數(shù)器按進(jìn)位制，分為模二、模十和任意模計(jì)數(shù)器按邏輯功能，分為加法、減法和可逆計(jì)數(shù)器按集成度，分為小規(guī)模與中規(guī)模集成計(jì)數(shù)器計(jì)數(shù)器：是一種對(duì)輸入脈沖進(jìn)行計(jì)數(shù)的時(shí)序邏輯電路，被計(jì)數(shù)的脈沖信號(hào)稱作“計(jì)數(shù)脈沖”。分類：第五十八頁，共80頁。輸入 輸出 CPUCPDR LDABCD QA QBQCQD

φφ1

φφφφφ0 0 0 0

φφ00A

BCDA B C D

↑

101φφφφ

加 法 計(jì) 數(shù)

1↑01φφφφ

減 法 計(jì) 數(shù)

1101

φφφφ

保 持

CT74193功能表

一、集成同步計(jì)數(shù)器第五十九頁，共80頁。四位二進(jìn)制可逆計(jì)數(shù)器CT74193DA:高位低位CPU，CPD:雙時(shí)鐘輸入R:異步清除,高電平有效LD:異步預(yù)置,低電平有效QD

QA:高位低位（一）、邏輯符號(hào)加到最大值時(shí)產(chǎn)生進(jìn)位信號(hào)QCC=0減到最大值時(shí)產(chǎn)生借位信號(hào)QDD=0第六十頁，共80頁。

——連接成任意模M的計(jì)數(shù)器1、接成M<16的計(jì)數(shù)器2、接成M>16的計(jì)數(shù)器（二）、CT74193功能擴(kuò)展四位二進(jìn)制可逆計(jì)數(shù)器CT74193第六十一頁，共80頁。態(tài)序表

NQDQCQBQA0 0110101112100031001410105101161100711018111091111 例1：用CT74193設(shè)計(jì)M=9計(jì)數(shù)器方法一:采用異步預(yù)置、加法計(jì)數(shù)1、接成M<16的計(jì)數(shù)器QCC=001100110第六十二頁，共80頁。方法二:采用異步預(yù)置、減法計(jì)數(shù)態(tài)序表N QDQCQBQA

0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

QCB=010011001例1：用CT74193設(shè)計(jì)M=9計(jì)數(shù)器1、接成M<16的計(jì)數(shù)器第六十三頁，共80頁。

——連接成任意模M的計(jì)數(shù)器1、接成M<16的計(jì)數(shù)器2、接成M>16的計(jì)數(shù)器（二）、CT74193功能擴(kuò)展四位二進(jìn)制可逆計(jì)數(shù)器CT74193第六十四頁，共80頁。例1:用CT74193設(shè)計(jì)M=147計(jì)數(shù)器方法一:采用異步清零、加法計(jì)數(shù)M=(147)10

=(10010011)2需要兩片CT741932、接成M>16的計(jì)數(shù)器1001110000000000第六十五頁，共80頁。M=(147)10

=(10010011)21001110011001001例1:用CT74193設(shè)計(jì)M=147計(jì)數(shù)器2、接成M>16的計(jì)數(shù)器方法二:采用減法計(jì)數(shù)

異步預(yù)置

利用QCB端第六十六頁，共80頁。輸入 輸出

CPR0（1）R0（2）Sg（1）Sg（2）QA QBQCQD

Φ

1 1 0 Φ 0 000 1 1Φ0 0 000

ΦΦ

1 1 1 001

↓

Φ 0 Φ0 計(jì)數(shù)

0

Φ 0Φ

0

Φ

Φ 0

Φ 0 0Φ

異步計(jì)數(shù)器CT74290二、集成異步計(jì)數(shù)器第六十七頁，共80頁。異步計(jì)數(shù)器CT74290(1)觸發(fā)器A：模2CPA入QA出(2)觸發(fā)器B、C、D：模5異步計(jì)數(shù)器CPB入QD

QB出CPA、CPB:時(shí)鐘輸入端R01、R02:直接清零端Sg1、Sg2:置9端QD

QA:高位低位（一）、邏輯符號(hào)第六十八頁，共80頁。1.直接清零：當(dāng)R01=R02=1，Sg1、Sg2有低電平時(shí)，

輸出“0000”狀態(tài)。與CP無關(guān)2.置9：當(dāng)Sg1=

Sg2=1時(shí)，

輸出1001狀態(tài)3.計(jì)數(shù)：當(dāng)R01、R02及Sg1、Sg2有低電平時(shí)，且當(dāng)有CP下降沿時(shí)，即可以實(shí)現(xiàn)計(jì)數(shù)（二）、功能異步計(jì)數(shù)器CT74290在外部將QA和CPB連接構(gòu)成8421BCD碼計(jì)數(shù)

CPA入QD

QA出在外部將QD和CPA連接構(gòu)成5421BCD碼計(jì)數(shù)

CPB入QA

QDQCQB出第六十九頁，共80頁。例1：采用CT74290設(shè)計(jì)M=6計(jì)數(shù)器方法：利用R端M=6態(tài)序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 0110

01100000第七十頁，共80頁。7.2.2

集成寄存器寄存器是數(shù)字系統(tǒng)中用來存放數(shù)據(jù)或運(yùn)算結(jié)果的一種常用邏輯部件。

功能：中規(guī)模集成電路寄存器除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，通常還具有左、右移位，串、并輸入，串、并輸出以及預(yù)置、清零等多種功能，屬于多功