其他cadence教程筆記CaptureCIS原理圖及元件庫部分第1 15講

CadenceSPB15.7快CaptureCIS1-151程介紹，學(xué)習(xí)方法，了解CADENCE軟CadenceDesignEntryCISDesignEntryHDL設(shè) orcad自帶的pcbPcbEditorPcb Cadence帶的PCBPCBRouterpcbPcb SigXplorerPcbOrCADCaptureCISOrCADCaptureI放大O縮小頁面屬性設(shè)置optionsDesignTemoptionsSchematicPage2建工程，創(chuàng)建元件ctrl+N元件創(chuàng)建完后修改footprint封裝，optionsPackage第3講元件的制作方1、homogeneousheterogeneoushomogeneous,包含幾個(gè)完全相同的部partpart會(huì)自動(dòng)生成，因?yàn)橥耆粯?。但heterogeneous包含幾個(gè)功能部分，可按照功能部分分成幾個(gè)部分ctrl+Nctrl+B切換元件的各個(gè)部原理圖畫完之后，要對各元件自動(dòng)編號，在項(xiàng)目管理窗口選擇項(xiàng)目，點(diǎn)擊tools→annotate,Action2、創(chuàng)建homogeneous3、創(chuàng)建heterogeneous4確使用heterogeneous類型的元CannotperformannotationofheterogeneouspartJ?A(ValueRCA_Octal_stack)parthasnotbeenuniquelygroup(usingacommonUserPropertywithdifferingValues)orthedevicedesignationhasnotbeenchosen元件分成幾個(gè)part,并且用了多片這樣的元件。Cadence搞不清楚每個(gè)part具體是哪個(gè)的，需要手動(dòng)設(shè)定在原理圖元件庫中編輯某個(gè)元件的part屬性在part屬性中加入新的的PropertyEditor中，設(shè)置屬性package,如果幾個(gè)part屬于同一片，就設(shè)成相同的Value，不同的設(shè)成不同的value值。執(zhí)行tools→annotate→Packaging→physicalpackaging的值，來區(qū)分。5入元件庫，放置元使用DesignCache6一個(gè)頁面內(nèi)建立電氣互1wire，90使用快捷鍵w畫線，b總線p放置元件G地或者電源n放置按住shift，可以任意角度畫線2、wire的連接方式3、十字交叉wire4、放置netalias 放置noconnect,叉號,必須放置叉號，否7線的使用方3EM[0:32]EM和[7、在不同頁面之間建立電氣連接offconnector連接不同頁面間的元件，net只能在頁面內(nèi)部形成互聯(lián)8browse命令的使用1、瀏覽所有parts2netsnetnetpage中高亮顯示所有這一net。3、瀏覽所有offpageconnector4、瀏覽所有DRCmakers9索操作使用技1、搜索特定part2、搜索特定net3、搜索特定power4、搜索特定flatnetseditfindflatnet,會(huì)把所有的與這個(gè)net號相連的都顯示出來10講元件的替換與更新1、rececache用2、updatecache cecache與updatecache區(qū)footprint.在工程管理窗口原理圖下的DesignCache下的元件列表中，右鍵選擇ReceCache選擇rece元件屬性，保留元件屬性不起效果Upgratecache用于DesignCacheDesignCachecleanupcache，可以把原理圖中沒用到，但在cache中存在的備份刪除掉11原理圖中對象的基本操選擇多個(gè)元件：按?。悖簦颍煸苿?dòng)過程中，與連線接不上，解決的方法－－》ｏｐｔｉｏｎｓ－＞ｐｒｅｆｅｒｅｎｃｅｓ－－＞Miscellaneous－－＞打鉤Ａｌｌｏｗｃｏｍｐｏｎｅｎｔｍｏｖｅｗｉｔｈｃｏｎｎｅｃｔｉｖｉｔｙｃｈａｎｇｅ旋轉(zhuǎn)元件選中后按Ｒ，有時(shí)候元件離原理圖頁面邊框太近，按字母Ｒ可能旋ｅｄｉｔ－－＞Ｍｉｒｒｏｒ－－＞（快捷鍵Ｈ）121、修改元件的VALUEctrl+enter原理圖頁面文本中換行ｃｔｒｌ＋ｅｎｔｅｒ13講如何添加footprint屬性PropertyEditorfootprint信息，屬鼠標(biāo)變成黑色向下箭頭，右鍵選pivot元件庫中選擇某元件options→packagespropertities通過rececache把元在DesignCache中，右鍵選擇rececache,在彈出的框中，選擇receschematicpropertities注意元件的編號問選中多個(gè)元件，右鍵，editproperties,鼠標(biāo)選中pcbfootprint,右鍵選擇Edit或者選中整個(gè)工程文件*.dsn,右鍵選擇editobjectpropertiesdeleteproperties,兩種方法（1）直接針對元件修改，元件建議使用直接修改的方式（2）在propertyeditor中選擇元件修改4editobjectproperties,在彈出的表格中逐個(gè)14成網(wǎng)1netlist2、生成netlist15理圖后處選中*.dsn,tools→BillsofMaterials會(huì)統(tǒng)計(jì)所有相同的元件的數(shù)目，比如設(shè)定打印邊框或者titleblock每個(gè)頁面單獨(dú)設(shè)置，右鍵，Schematicpageproperties→gridreference選擇打印或者不打印邊框或titleblock?？偨Y(jié)原理圖繪制的流程1、元件庫繪制，尤其是元件，根據(jù)功能和輸入輸出繪制6netlist網(wǎng)絡(luò)報(bào)表（建好封裝capture放大I 縮小o 畫線W總線Ｂ放置互連線時(shí)的任意角度按住shift選擇多個(gè)元件：按住ctrl旋轉(zhuǎn)元件選中后按Ｒ，有時(shí)候元件離原理圖頁面太近，按字母Ｒ可能旋轉(zhuǎn)不元件鏡像選中元件水平（快捷鍵Ｈ）或者垂直（快捷鍵Ｖ）文本換行ctrl+enter元件在幾個(gè)partctrl+N第16講高速電路設(shè)計(jì)流程，本使用的簡化流 原理圖邏輯功能設(shè)計(jì)、生成 PCB 導(dǎo)入 關(guān)鍵器件預(yù)布局（如插口位置、高速器件 布線前仿真、解空間分析，約束設(shè)計(jì)、SI仿真、PI 設(shè)計(jì)輸出、PCB PCB1、電路設(shè)計(jì)是充滿的過程，來源于以往的經(jīng) SIPI（電源完整性）EMC 簡化流程【cadence12467gerber文件drill17Allegro常用軟件模塊介紹，各個(gè)軟件模塊之間的關(guān)系A(chǔ)llegroPCB有兩種模式：layoutmode和symbolcreationmode當(dāng)我們進(jìn)行手工布局布線時(shí)，就工作在layoutmodesymbolcreationmodePackagesymbol、mechanicalsymbol、formatsymbol、shapesymbol、flashsymbol。Padstack創(chuàng)建及修改焊盤Allegro生成光繪文件前必須進(jìn)行DBDoctor檢查。Allegro約束管理器，布局布線約束規(guī)則的創(chuàng)建、管理、評估、檢查等，如各種物AllegroPCBEditorAllegroPCBSI等完美集成，AllegroPCBAllegroPCB電源完整性仿真工具。(15.7版本)不能仿真電源平面分割情況，可用其他工具替Constraintcement/RoutingysisAllegroPCBDesignLayoutDesignConstraintcement/RoutingysisAllegroPCBDesignLayoutDesignLayoutLogicDesignLibraryAllegroPCBEditorAllegroPCBPhysicalAllegroDesignEntryHDL,AllegroDesignEntryCISLogicAllegroPCBAllegroPCBManufacturing11Component，是帶有零件序號(RefDes)AllegroAllegroComponentGate1PinToPin、PinToVia、ViaToVia1)ShapeClineClineSegmentCline1LineSegmentLine1是設(shè)計(jì)規(guī)范的位置及其相關(guān)信(RatRatsnestT-pointTT18AllegroPCBEditor軟件操作界面File→changeeditor…shift+左鍵進(jìn)行拖動(dòng)cmd是當(dāng)前操作令，再下面是鼠標(biāo)的坐19allegro中兩個(gè)重要的概念：classsubclass是什么Cadence自帶封裝庫的路徑：C:\Cadence\SPB_15.7\share\pcb\pcb_lib\symbols20講Allegro 表貼型元件尺寸符合IPC7351標(biāo)準(zhǔn)，參考軟件PCBMatrixIPCLP 設(shè)計(jì)表貼焊盤→規(guī)則形狀的smd焊盤制作方法。PCBeditorUtilities→PadDesigner（option0）2、層的定義：BEGINLayer（Top）REGULAR-PADSOLDERMASK_TOP:REGULAR-PADBeginPASTEMASK助焊層，一般SMD焊盤才有，大小跟SMD焊盤一樣，顧名SMD原件的焊點(diǎn)，SMD元件放上去，通常鋼模上的孔徑大小會(huì)比實(shí)際焊點(diǎn)銅模小一FILMMASK加測點(diǎn)和擺放測點(diǎn)會(huì)用的，是測點(diǎn)與測點(diǎn)之間的安全距離。沒3表貼元件封裝制作方法。Setup→drawing設(shè)置工作區(qū)柵格點(diǎn)?x00ix1,表示x方向增量為1，iy-1,y方向增量為-1,完成后右鍵選擇done，也可按快捷鍵F2,完?ceBound,無實(shí)際電氣連接含義，用于在畫板時(shí)，DRC檢查，防止原件畫矩形框即可，比原件稍微大一點(diǎn)，可參考IPC7351標(biāo)準(zhǔn) 參考編號在Assembly_Top層和Silkscreen_Top層都增加元件標(biāo)號layout→Lables→Refdes移動(dòng) 、刪除，使 上的圖標(biāo)4080521BGA272封裝制作TI22何創(chuàng)建自定義形狀焊PCBEditorPadDesignershapeshape疊加在一起，使用shape→Mergeshape,將多個(gè)圖形組合成一個(gè)圖形建完圖形是要?jiǎng)?chuàng)建成元件，F(xiàn)ile→CreatPadSymbolPadDesigner中調(diào)用該圖形。Setup→UserPreferences→Design_paths下padpath和psmpath23SOIC類型封裝制24PQFP類型封裝制作，學(xué)習(xí)引腳的旋轉(zhuǎn)方法右鍵Rotate1mil=0.0254mm第25講包含通孔類引腳的零件制作，零件制作向?qū)У氖?、在PCBEditor中創(chuàng)建FlashSymbol，之后，F(xiàn)ile→creatsymbol <Flash焊盤用2、在paddesignerFlashSymbol，制作焊盤1ReliefAnti10milTop和BottomTopBottomFlash使用Pad Design軟件制作焊盤時(shí)，執(zhí)行File→check…,檢查制作的焊盤是否有問26含非電氣引腳的零件制作方法layerBeginend層，其他層都設(shè)成是NULLMechanical,不會(huì)產(chǎn)生標(biāo)號27何創(chuàng)建電OutlineLine添加允許布線的區(qū)域，即setup→Areas→RouteKeepin(允許布線的區(qū)域)RouteKeepout(布線的區(qū)域)添加元件擺放的區(qū)域，即Packagekeepin:方法有兩種第二種，Edit—Z-copylayer,Sizecontract(收緊)和ce—Manually在advancedSetting中勾選Library,在cementList中選擇Mechanicalsymbols,選擇需要的安裝孔，或者選擇Packagesymbols，再選擇自定Move按鈕，可配合右側(cè)Find使用，F(xiàn)ind用途相當(dāng)于濾波器28講設(shè)置層迭結(jié)構(gòu)，創(chuàng)建電源層地層平面PhysicalThickness插入電源層地層，layertype設(shè)成ne,Filmtype設(shè)置成Negative負(fù)Edit—Z-copyFindshape,Options，設(shè)置好哪一層勾選Creatdynamic點(diǎn)擊routekeepin線框29入網(wǎng)表，柵格點(diǎn)設(shè)置，DRAWINGOPTION設(shè)置allegroimportCadence ce—Manually查看一下30講手工擺放零件ce—Manually,該界面右側(cè)濾波器點(diǎn)擊Hide按鈕設(shè)置頁面會(huì)當(dāng)在板編輯頁面右鍵—Hide勾選AutoHide,在放置元件時(shí)設(shè)置界面會(huì)自動(dòng)元件放置到PCB編輯區(qū)時(shí)，放置在底層方法，勾選Option下的Mirror，不勾選則放置在頂層第二種方法：Setup—DrawingOptions—Symbol—Mirror對于已擺放的元件，改變層得方法：Edit--MirrorSetup—Drawingoption—symbol,Angle批量設(shè)置旋轉(zhuǎn)的角度31用原理圖進(jìn)行交互式擺與原理圖進(jìn)行交互時(shí)，需要先在DesignEntryCIS中設(shè)置使能中間工具再打開PCBEditor軟件，點(diǎn) 在DesignEntryCIS中， 元件，選擇PCBEditorSelect,或者按Shift+s，鼠標(biāo)移動(dòng)到PCBEditor中點(diǎn)擊即可放下元件32原理圖頁面進(jìn)行擺把某個(gè)頁面中的所有元件導(dǎo)入到PCBEditor中原理：在DesignEntry中設(shè)置元件的屬性，再將該屬性傳遞到PCBEditor中在DesignEntryCIS工程管理器中，選中某頁面點(diǎn)擊Edit—Brows--parts 有零件，點(diǎn)擊Edit—Properties—New…創(chuàng)建新屬性保存點(diǎn)右側(cè)的Setup修改該配置文件，把配置文件中的元件屬性激活，即添加PAGE=YES到[ComponentInstanceProps]中CreatorUpdatePCBEditorBoard,ALLOWUserDefinedPCBEditorNetlist,File—import—logic,Creatuser-definedproperties，ImportCadence第五步，ce—quickce—cebypropertiesvalue—添加的屬性及屬性值可Edge選擇元件擺放的位置，topbottomleftright,點(diǎn)擊 第33講使用AllegroPCBEditor按room進(jìn)行擺放在PCBEditor中，首先將網(wǎng)表導(dǎo)進(jìn)來，首先對某幾個(gè)元件設(shè)置屬性，Edit—Properties—Find-FindByname選擇Componentorpin–點(diǎn)擊more…把這幾個(gè)元件加進(jìn)來—Apply,--roomRoomValueValue的值。在PCB板上添加room，Setup—Outlines—RoomOutlines—RoomNameType電路板頂層或底層—在電路板上畫矩形—ok 嚴(yán)格將元件放到room里 Inclusive將元件加入到room 34用OrCADCaptureCISroom進(jìn)行擺在CaptureCIS中，選中要設(shè)置的元件，右鍵—EditPropertities—Filterby選擇Cadence-Allergro,room屬性，編輯之FilterbyCurrentProperties，Room屬性會(huì)顯示出來重新生成網(wǎng)表【選中工程文件TOOLs—CreatNetlist】在PCBEditor中，重新導(dǎo)入網(wǎng)表【File–import–logic–importCadence】PCB中創(chuàng)建room，方法同上一講。第35講快速布局，擺放過程中如何自動(dòng)定位找到零鼠線隱藏Disy—BlankRats—Al1、把元件全部調(diào)入到PCB中【ce—Quickce—ceallcomponent2PCB板Outline中在控制面板的Find中，F(xiàn)indbyname輸入U(xiǎn)1,U1就會(huì)自動(dòng)掛36PCB布局基本知識簡單介調(diào)整元件主要用到令：Edit–MoveMirrorMove命令里面包含旋2、PLL對噪聲敏感，需要局部去耦：加emi濾波器，電源從磁珠進(jìn)來，經(jīng)過 C44C450.1uFC44C450.1uF012 另外總線一定從最小電容引腳出來，接到PLL上，其他局部去耦電路也一樣，一定是從磁珠擾之間，起到一定的干擾的作用。6濾波電容的擺放3.3V和1.2V交叉均勻擺放在周圍而且電容值越小的電容，距離DSP越近，因?yàn)殡娙荻加幸欢ǖ娜ヱ畎霃?。DSP有些地方?jīng)]有引腳，可76的情況下，端接電阻（排阻）盡量靠近DSP.第37講約束規(guī)則設(shè)置框簡介，各部分關(guān)系--Extendeddesignrules—Spaceruleset,Physicalruleset （涉及信號完整38束規(guī)則設(shè)置方單獨(dú)為某一網(wǎng)絡(luò)設(shè)置線寬等約束規(guī)則第二步：Edit–properties—find，F(xiàn)indbyname,nets,找到要修改的網(wǎng)絡(luò)Apply—TableofContents中，選擇NetPhysicalType為其設(shè)置一個(gè)–39寬線距規(guī)則設(shè)置示8Mil,20Mil1、設(shè)置規(guī)則Setup—Constraint—PhysicalrulesetSetValues—Add—添加過孔大小2Edit—PropertiesFindFindbynameNetMore—添加電源網(wǎng)絡(luò)—Apply為Net_Physical_Type添加Value3setup—Constraint—Assignment12Mil40講區(qū)域約束規(guī)則設(shè)置DSPBGA封裝的引腳很密集，上一講中設(shè)置的線寬太大，就不能走通了，此時(shí)，Setupconstraint—ConstraintAreas—勾選AreasrequireaTypeproperty點(diǎn)擊ADD,在PCB板上添加一個(gè)shapeConstraint_Area的subclass】--shape增加屬性AttachProperty,shapes..-,再點(diǎn)擊下剛才畫的shape—為Net_Physical_TypeNet_Spacing_Type賦值A(chǔ)ssignmentTalbe中，設(shè)置當(dāng)41打開約束管理器：Setup—ElectricalConstraintSpreadsheet…Disy—ShowRats—Net,顯示某一網(wǎng)絡(luò)的鼠線SelectXnet:Cadence中，將電阻或電容兩端的走線認(rèn)為是同一1.添加模型庫yze—SI/EMISim—Library—Addexistinglibrry—Add添加模型yze—SI/EMISim—Model—autosetup模型庫中已有的就自動(dòng)加載了，F(xiàn)indmodel—?jiǎng)h掉ModelNamePattern，點(diǎn)擊空白處，可用的model就在列表下顯示出來Xnet方式顯示2、Constraintmanagerobjects顯示設(shè)置FilterObject上右鍵42講設(shè)置拓?fù)浼s束（方法1）1首先先顯示地址總線中的一條網(wǎng)絡(luò)Disy—showrats—net,打開約束管理器，選擇某一網(wǎng)絡(luò)【右鍵select】2Logic—NetSchedule,點(diǎn)擊第一個(gè)引腳，移動(dòng)鼠標(biāo)，右鍵InsertTT型連接點(diǎn)到兩者間的距離近似相等時(shí)，3、點(diǎn)擊該網(wǎng)絡(luò)，右鍵Creat—Electrical4ElectricalCset5Allconstraints—User-Defined,Object下的新命名右鍵，打開Sigexplor,就會(huì)顯示軟件提取的拓?fù)浣Y(jié)構(gòu)，Set—constraints—Wiring—Schedule選Temte,VerifySchedule選yes,okFile—updateconstraintManager6、打開約束管理器，顯示Pass,如果沒顯示，yze—yzeModes…打開stublength/NetOn-lineDRC43置拓?fù)浼s束（方法目的，數(shù)據(jù)總線出來后，接到慢速的Flash和高RAM上，要FlashRAM上的信號反射疊加以后，干擾最2sig3、Sigxplorer中，首先刪除掉T型點(diǎn)處的連線，必要，一段走線到,Flash和RAMT4、對于不匹配的網(wǎng)絡(luò)，如數(shù)據(jù)線的0-15接法同上，16-31只接Flash,可以把16-31排除。方法：setoptionalpins點(diǎn)擊RAM（16-31沒有接RAM）,此時(shí)RAM變其他顏色5Set—constraints…--wiringVerifyScheduel選yes,okFile—updateconstraint60-31都會(huì)顯示pass,PCB板上，就會(huì)出現(xiàn)效果44講線長約束設(shè)置約束管理器—Routing—Wiring—右鍵某一網(wǎng)絡(luò)sigxplorer,打開提取的拓?fù)浣Y(jié)構(gòu)–set—constraints—PropDelay設(shè)置線長—設(shè)置哪兩個(gè)引腳間的線長RuleEditingFromto,RuleTypeLength，MinLength和MaxLength設(shè)置的線長是通過仿真得到的—點(diǎn)擊ADD,約束添加成功—File—UpdateconstraintsmanagerConstraintmanager—RoutingMin/MaxPropagation中，可以看到變化在Delay中，規(guī)則的網(wǎng)絡(luò)會(huì)用紅色顯 ysisMode–PropagationDelay打開，就可以進(jìn)行線長檢查第45講相對延遲設(shè)置，即等長設(shè)置T約束管理器—數(shù)據(jù)總線上右鍵選sigxplorer—setconstraints—RelpropDelay1NewFromto【T型連接點(diǎn)到一端】Scopelocal(T型連接點(diǎn)的兩條線屬于同一Xnet,所有設(shè)為Local,若同一總線內(nèi)的，設(shè)為Global)DeltaTypenoneTolType【toleranceLength，Tolerance500mil—點(diǎn)擊ADD23同樣的名字，Scopelocal，F(xiàn)romtoT型連接約束管理器—數(shù)據(jù)總線上右鍵選sigxplorer—setconstraints—Relprop1、點(diǎn)擊 FromtoScope設(shè)為Global(T型連接點(diǎn)的兩條線屬于同一所有設(shè)為Local,若同一總線內(nèi)的，設(shè)為Global)Delta noneTol【toleranceLength，Tolerance500mil—點(diǎn)擊查看：在約束管理器中Routing—RelativePropagation ysisModes—選中RelativePropagation勾選On-line46分對規(guī)則設(shè)置第法：分對的兩條網(wǎng)絡(luò)，右鍵—creat—DifferentialPair–點(diǎn)擊Creat約束管理窗口routing—DifferentialPair,找到剛才命名的差分對，直接在右側(cè)表格1、Logic–assignDifferent使用第法即可。47講布線準(zhǔn)備Edit—Properties—Findbynamemore選中電源和地網(wǎng)絡(luò)Apply設(shè)置Ratsnest_Schedule值為powerand布線準(zhǔn)備：網(wǎng)絡(luò)的設(shè)Disy—Highlight—點(diǎn)擊某一網(wǎng)絡(luò)【網(wǎng)絡(luò)顯示時(shí)默認(rèn)是虛線，可以設(shè)成布線準(zhǔn)備：DRC顏色 y標(biāo)記大小 y—drawingoptions—disy—DRCMarker布線準(zhǔn)備Disy—show Blank布線準(zhǔn)備：用不同的顏色同時(shí)不同的網(wǎng)分割地平面的時(shí)候非常有用，將1.2V1.8V3.3V以不同顏色顯示Disy—Highlight—右側(cè)find只選中Net，其他關(guān)閉--option，選擇48BGA零件的自動(dòng)扇Route—Fanoutbypick—右側(cè)find只選擇Comps,其他關(guān)閉—點(diǎn)擊BGA元件當(dāng)Fanoutbypick命令處于激活狀態(tài)時(shí)，可以右鍵setup,對扇出進(jìn)行設(shè)置49工布線、控制面板中內(nèi)容解Bubble,走線遇到物時(shí)的處理方式：Hugonly,圍繞物，抱Hugpreferred遇到物時(shí)，首先選用Shovepreferred遇到物時(shí)，首先選用推Miter最小轉(zhuǎn)角50講走線拉線中換層：option走線：加過孔，換 走線快捷鍵另式是右鍵—AddVia換層：右鍵swaplayers走線轉(zhuǎn)角：右側(cè)Options下Linelock關(guān)掉off，選擇Line,可以任意走直Bubble選擇Shovepreferred時(shí)，Shovevias：off,Options下，Snaptoconnectpoint,走線到終點(diǎn)時(shí)單擊下焊盤，自動(dòng)連接到焊走線時(shí)選中Option下的Receetch,在兩個(gè)引腳間的原來的走線會(huì)被替換51組布2、處于拉線命令狀態(tài)時(shí)，右鍵—TempGroup—點(diǎn)擊要布線的幾個(gè)引腳—右鍵done控制線帶白叉，如要更換控制線，右鍵—changeControlTrace-點(diǎn)擊要設(shè)的走線52線時(shí)信息Setup–UserPreferences—Editor—Etch—allegro_dynam_timing打開DelayDly-443.318綠色，說明當(dāng)前走線位于約束規(guī)則中，但是距離最大值更近一些，443.318mil實(shí)時(shí)顯示走線長度，allegro_etch_length_on勾選53講差分布線方法同上一講Singletracemode,走完某一單根時(shí)，Next,可以再單獨(dú)走另一根，兩根都走完單獨(dú)部分，取消singletracemode,兩根會(huì)同時(shí)走添加過孔【注意右側(cè)option布線命令激活時(shí)，右鍵先選擇ViaPattern,再右鍵ADD改。Option選項(xiàng)有個(gè)Viaswithsegments，勾選的話過跟隨修改54種高速布線形含TTT型連接點(diǎn)標(biāo)記大小修改Setup—DrawingOpion—DisyRatT(VirtualFind下只勾選Clinesegs,再在Options下，Tswithsegments,勾選，則執(zhí)行Route—SlideT型連接點(diǎn)FindRatTs,slideTT型連接點(diǎn)連接的線蛇形走線方法調(diào)整時(shí)序所必須的，但對信號質(zhì)量會(huì)有一定的影響Route—DelayTune—Option中選擇相關(guān)設(shè)定—點(diǎn)擊要走蛇形線的走線，Dly窗口，Option下的Centered選項(xiàng)，選中再畫蛇形線，意思是以當(dāng)前線為中心，Gap然規(guī)則，也畫出，只是給出DRC錯(cuò)誤標(biāo)志。Style下，迷宮走線Trombone最好，其次sawtooth,線對信號影響最大。如果板子空間允許，盡量轉(zhuǎn)選擇Trombone,這種方式拉直線，少轉(zhuǎn)角。Edit—Delete—勾選Find下Clines【整個(gè)走線，任意形狀】ViasCline【ClineRoute—Slide移動(dòng)走線Route—Customersmooth平滑走線Route—miterbypick只修正轉(zhuǎn)角Route—SpreadbetweenVoids有些情況下，高速走線穿越兩個(gè)過孔之前的區(qū)域，皮挖空的區(qū)域，使用方法：Route—SpreadbetweenVoids—修改Voidclearance,即Route—Gloss,于博士：不好用55講鋪銅操作內(nèi)電層正片負(fù)片？建議新手用正片不用考慮Flash焊盤問題類要做具體再一般只有在電源和地網(wǎng)絡(luò)才選擇class和subclass如top層覆銅，選擇EtchtopAssignnetname,覆銅給哪個(gè)網(wǎng)絡(luò)編輯shapeShape—SelectshapeorVoid—點(diǎn)擊銅皮—右鍵AssignNet，在右側(cè)控制面板選Disy—ElementFind選Nets，點(diǎn)擊銅皮，可查看銅皮屬于哪個(gè)網(wǎng)Shape—ManualShape—Deleteislandoption設(shè)置處理哪一層—點(diǎn)擊Deleteallon56講電源層分割多種電壓并存的時(shí)候如3.3V 將電源網(wǎng)絡(luò)的連接點(diǎn)顯示，便于分割Disy—Highlight—option指定顏色—FindFindbynetMore—指定一個(gè)電3.3VApply,再在option中指定其他顏色，F(xiàn)ind其他網(wǎng)絡(luò)，apply…寬，分割線拉出到AddLineOption指定AntiEtch層和Power【如果分割地，就選擇Gnd】Edit—Splitne—creat—選擇要分割的層，如power,--點(diǎn)擊Creat,--依次為剛才分在 y—ColorVisibility查看下是否已經(jīng)分 y—Dehighlight,全部取消顯Shape–Deleteisland—右側(cè)—Deleteall重新編號Logic—AutoRenameRefdes—Rename—Renameallcomponent—點(diǎn)擊MorePreservecurrentprefixes保留當(dāng)前前綴Refdef位數(shù)R1還是R001】--Rename按鈕回注：打開原理圖工程文件Tools—BackAnnotatePcbEditor—BackAnnotation下勾選UpdateSchematic確定Setup—DrawingOptins中，會(huì)顯示一些信息，如UnroutednetsTools—QuickReports—UnconnectpinsreportsTools—QuickReportsShapeDynamicState有些動(dòng)態(tài)銅皮可能會(huì)隨時(shí)有變化最終前要好好檢查如動(dòng)態(tài)銅皮的狀態(tài)，可以用以上命令查看，如果沒有更新，則要更新，更新方法setup–drawingoptions—如果有需要處理的銅皮，updatetosmooth按鈕會(huì)顯示，點(diǎn)擊之即可。而且Status下顏色一定都是綠色Tools—QuickReports—ShapenonetTools—QuickReports—shapeislandTools—QuickReportsDesignRulesCheck數(shù)據(jù)庫檢查ToolsUpdateDRCUpdateallDRCCheckshapeoutlines都勾選check，保證數(shù)據(jù)庫完整，保證板子沒有問題。58講絲印處理可以先把電氣連接的顯示關(guān) Pin和Via要留Disy—Colorvisibility中，Group選擇Manufacturing打開Autosilk_TopAutosilk_BottomManufacture—SilkScreen，設(shè)置PackagegeometryReferenceDesignator參考編號都設(shè)成silk,其他noneSilkscreen按鈕把Assembly_Top和Bottom的字取消顯示，防止于silk層設(shè)置字體大小，Edit—Change—Find只選Text,其他關(guān)掉Options中，Textblock就是字體大小框選所有文字—doneMove調(diào)整文字位置，右鍵Rotate測試點(diǎn)，為了調(diào)試方便，把地和每種電壓都做出來，給其增加文字說明 Autosilk_Top層，其他的像增加JTAG文字。59講NCDRILL相關(guān)操作Manufacture—NC—NCParameter此處設(shè)置的參數(shù)會(huì)保存到一個(gè)文件中，此文件會(huì)最后交付給PCB生產(chǎn)廠商，默認(rèn)路徑是pcb產(chǎn)生鉆孔文件令Manufacture—NC—NCDrill指定鉆孔文件名及路徑—若板子上有方形孔slot，鉆孔文件對其不標(biāo)注，采用下面的處理方式：ManufactureNCNCRouteRoutePCB生產(chǎn)廠有盲孔，選擇Bylayer】方框跟隨鼠標(biāo)，放到outline旁邊，即為鉆孔表，同時(shí)PCBoutline內(nèi)會(huì)顯示出鉆孔圖60作光繪文件的方法步Undefinedlinewidth6mil8milPlotmode,VectorbasedpadbehaviorRs274x可選流程，新手可不進(jìn)行這一步Setup—Areas—PhotooutlineManufacturePhotoplot_outlinePCB添加film，以下方【BoardGeometry和PackageGeometry下各有一個(gè)】--ManufacturingGroup下選中AutoSilk_topManufacture—Artwork—top,Add,--SilkScreen_topstackupGrouppinvia下soldmask_topGeometryGroupBoardgeometry和Packagegeometry下soldmask_top同樣方式制作頂層底層助焊層stackupGrouppin和via下pastemask_topGeometryGroupBoardgeometry和Packagegeometry下pastemask_top同樣方式制作outline邊框只顯示ManufacturingNClegend1-4GeometryFilm做好，要修改時(shí)，右鍵，disy,會(huì)在pcb窗口顯示film的內(nèi)容，如要添outline，就先顯示outline,在右鍵該film,選擇matchDisManufacture—Artwork–selectall–勾選checkdatabasebeforeArtwork點(diǎn)擊Creat需要提供給PCB生產(chǎn)廠商的有 謝謝于博士！于博士信號完整性研究CadenceSPB15.7原理圖設(shè)計(jì)：1——161程介紹，學(xué)習(xí)方法，了解CADENCE軟件2講創(chuàng)建工程，創(chuàng)建元件庫第3講元件的制作方1、homogeneousheterogeneous2、創(chuàng)建homogeneous3、創(chuàng)建heterogeneous4確使用heterogeneous類型的元5入元件庫，放置元6講同一個(gè)頁面內(nèi)建立電氣互連1、放置wire，90度轉(zhuǎn)角，任意轉(zhuǎn)角2、wire的連接方式3、十字交叉wire4、放置netalias7講總線的使用方法8講browse命令的使用技巧1、瀏覽所有parts，使用技巧2、瀏覽所有nets3、瀏覽所有offpageconnector，使用技巧4、瀏覽所有DRCmakers，使用技巧9索操作使用技1、搜索特定part2、搜索特定net3、搜索特定power4、搜索特定flatnets10件的替換與更1、rececache用2、updatecache3、rececache與pdatecache區(qū)別11原理圖中對象的基本操作12講1、修改元件的VALUE13何添加footprint屬（1）（2）4檢查元件封裝信息是否遺漏的快速方法14講生成網(wǎng)表1、生成netlist程進(jìn)行索引編號；然后對整個(gè)工程進(jìn)行DRC檢查；2、生成netlist方法15講后處理生成元件有兩種方式：一種是選中*.dsn，Reports-CISBillofMaterials里面，PCBFootprintItemNumberExcel表格里面；另一種是選中*.dsn，選擇tools→BillsofMaterials會(huì)統(tǒng)計(jì)所有相同的元件的數(shù)目；File-Print設(shè)定打印邊框或者titleblock,每個(gè)頁面單獨(dú)設(shè)置，右鍵，Schematicpageproperties→gridreference選擇打印或者不打印邊框或titleblock。PCB設(shè)計(jì)：16——60第16講高速電路設(shè)計(jì)流程，本使用的簡化流1、原理圖邏輯功能設(shè)計(jì)，生成netlist2、PCB3、導(dǎo)入netlist5、布線前仿真，解空間分析，約束設(shè)計(jì)，SI仿真，PI11、設(shè)計(jì)輸出、PCB12、PCB功能調(diào)試、性能測試。6DRC7gerber文件、drill17Allegro常用軟件模塊介紹，各個(gè)軟件模塊之間的關(guān)系A(chǔ)llegroPCBcreationmode。layoutmode模式下。symbolcreationmodePackagesymbol、mechanicalsymbol、formatsymbol、shapesymbol、flashsymbol。Padstack創(chuàng)建及修改焊盤padstacksAllegroDB錯(cuò)誤。在生成光繪文件前必須進(jìn)行DBDoctor檢查。AllegroPCBEditorAllegroPCBSI等完美集AllegroPCBAllegroPCBEditor中用自動(dòng)布線命令調(diào)出來。這個(gè)布線工具名氣很大，對于簡單AllegroPCBAllegroPCB18講AllegroPCBEditor軟件操作界面介紹不是所有的里面的操作都顯示出來，可以在command里面直接拖拽上去。Options19allegro中兩個(gè)重要的概念：classsubclass是什么Allegro中的class和subclass種類繁多，要弄清每一個(gè)是做什么用的。20講Allegro規(guī)則形狀的smd制作焊盤PadDesigner里面的Parameters-Type-Through表示通孔類話選擇右邊的Multipledrill-Enabled；Layers里面上面是焊盤所包含的各個(gè)層，后面的散熱焊盤和焊盤不用設(shè)置；SOLDERMASK和PASTEMASK一般也要設(shè)0.1mm即可；SOLDERMASKPASTEMASK只設(shè)置TOP層；打開PCBEditor，新建一個(gè)制作焊盤的文件，保存下來，然后設(shè)置紙張大小電氣特性，制作時(shí)選擇這個(gè)，Mechanical表示沒有電氣特性的；Padstack是照什么形式排列，Rectangular是按照直線排列，Polar是按照弧形排列；下面的個(gè)cebound，即安裝區(qū)；其它是可選的；<1>PackageGeometry-Assembly_Top里面用Add-Line<2>絲印層元件的外形Add-LinePackageGeometry-<3>cebound添加在Add-Rectangle，在右側(cè)PackageGeometry里面選refSilkscreen_Top，然后在第一個(gè)引腳的邊上放置ref即可；行修改，但不能直接修改.psm文件；080521BGA272封裝制作TI>dPs<2>然后放置cebound根據(jù)IPC標(biāo)準(zhǔn)給出的即可<3>Silkscreen_Top4-8mil0.2mm即可，絲印0即可；<5>Assembly_Topref即Silkscreen_op22講如何創(chuàng)建自定義形狀焊盤創(chuàng)建圖形文件打開PCBEditor，選擇新建shape，將管腳圖形建好，右側(cè)只要里面令，如果圖形有疊加，則會(huì)有DRC錯(cuò)誤，要將疊加的圖形融合為一個(gè)，Shape-MergeShapes，然后依次點(diǎn)擊圖形就會(huì)融合為一體，F(xiàn)ile-Create0.1mm0.1mm即可；PadDesigner里面參數(shù)設(shè)置同前面一樣，Layers里面BEGINLAYER選擇剛剛建PCBEditorSetup-UserPreferences設(shè)置一下工作路徑，左側(cè)下拉列表Design_pathspadpath和psmpath添加一下路徑即可；23SOIC類型封裝制1、首先放置pins，放置管腳時(shí)鼠標(biāo)是懸掛在制作的焊盤正中間的位置；2、ceboundtop；矩形3、silkscreentop；用圓點(diǎn)標(biāo)注一下一號引腳；4、assemblytop；24PQFP類型封裝制作，學(xué)習(xí)引腳的旋轉(zhuǎn)RotationRotation，然后左鍵確定；通常QFP封裝的絲印層在四個(gè)拐角畫四個(gè)小折即可，也可以在里面直接畫第25講包含通孔類引腳的零件制作，零件制作向?qū)У氖?0-12個(gè)milFLASH焊盤，即通常所說的花焊盤，F(xiàn)LASHFLASH；SH在PCBtor里面新建選擇FashymSH以直接添加AFas上面是內(nèi)徑和外徑對于小的撰孔內(nèi)徑可以比撰-mil實(shí)心的銅連整圈都與內(nèi)徑連接可以增加內(nèi)電層的連接強(qiáng)度顯示在畫面上SALS；制作封裝時(shí)可以利用Cadence自帶的制作向?qū)В?6講包含非電氣引腳的零件制作方法非電氣引腳在放置的時(shí)候在右側(cè)選擇Mechanical；其它與正常引腳一樣；27講如何創(chuàng)建創(chuàng)建電路板進(jìn)入創(chuàng)建新的工程的時(shí)候Add-Line，右側(cè)class為board為Manufacture-Dimension/Draft-Chamfer/Fillet45度角，后可以利用Edit-Z-Copy命令來創(chuàng)建PackageKeepin區(qū)域，將RouteKeepin區(qū)域到PackageKeepin區(qū)域；放置安裝孔 28置層迭結(jié)構(gòu)，創(chuàng)建電源層地層平設(shè)置分層Setup-Crosssection電源地鋪銅Edit-Z-Copy，右側(cè)FindShapes，Options選擇好！29講導(dǎo)入網(wǎng)表，柵格點(diǎn)設(shè)置，DRAWINGOPTION設(shè)置30講手工擺放零件旋轉(zhuǎn)角度；頂層與底層的互換控制Edit-Mirror，然后點(diǎn)擊一下想要切換的原件即第31講使用原理圖進(jìn)行交互式擺放——通常按照功能單元進(jìn)行擺放先打開原理圖工程，進(jìn)行設(shè)置，選中dsn工程，Options-Preferences-Miscellancous，選中右下的IntertoolCommunication；然后打開要放置的原件所在原理圖界面，在PCBEditor里面激活放置狀態(tài)，即處在cemanual狀態(tài)；在原理圖中左鍵選中要擺放的原件，右鍵單擊出現(xiàn)PCBEditorSelect選項(xiàng)，點(diǎn)擊后將鼠標(biāo)拉到PCBEditor上面，或者選中元件后按Shift+S鍵，自動(dòng)掛在PCBEditor上32原理圖頁面進(jìn)行擺Edit-Browse-parts，會(huì)顯示該頁面中的所有元件，選中所有元件，點(diǎn)擊Edit，編輯屬性，點(diǎn)擊New，自己取一個(gè)名AGE=YES保存文件回到重新創(chuàng)建網(wǎng)表的PCBEditor界面CreateorUpdatePCBEditorBoard，添加好自己輸入輸出Board的位置，一定要選上AllowUserDefindProperties，點(diǎn)擊確定；打開PCBEditor，重新導(dǎo)入網(wǎng)表File-Import-Logic，選中Createuser-definedproperties，點(diǎn)擊右上ImportCadence；接下來用 Quickce進(jìn)行元件擺放，選中 cebyproperty/value，右側(cè)下拉框選擇剛才設(shè) 33用AllegroPCBEditorroom進(jìn)行擺roomroom屬性，賦給它一個(gè)值，也就是這個(gè)roomPCB工程中創(chuàng)建一個(gè)roomroom賦roomroom放置就可以啦給元件賦room屬性有兩種方可以在原理圖中也可以在PCBEditorPCBEditor里面，Edit-PropertisFindByName里面選擇Comp(orPin)，點(diǎn)擊More；選擇將要賦予room屬性的元件，點(diǎn)擊Apply，左側(cè)下拉列表選擇Room，右側(cè)編輯屬性；編輯完屬性還要確定在PCB板上面的擺放位置Setup-Outlines-RoomOutline；ce-Quickce進(jìn)行元件擺放，選中ceby34用OrCADCaptureCISroom進(jìn)行擺roomEditPropertis，下拉列表選擇Cadence-Allegro，找到ROOM，修改值；切換到下拉列表中的CurrentPCBEditor；回到PCBEditor重新導(dǎo)入網(wǎng)表File-Import-Logic-ImportCadence；設(shè)置擺放位置Setup-Outlines-RoomOutlinece-Quickce進(jìn)行元件擺放選中cebyroom；第35講快速布局，擺放過程中如何自動(dòng)定位找到零ce-Quickce-ceallcomponents；關(guān)閉屬線Disy-BlankRats-All；將元件一個(gè)個(gè)的擺放到PackageKeepin里面，選擇Edit-Move，右側(cè)FindByName，選中Symbol(orPin)，在下面直接輸入元件編號即可；36PCB布局基本知識簡單介之后走線盡量要短，所以這些元件盡量靠近DSP，直接接到管腳上是最好的，這擾比較小，可以靠近模擬電路；DSP的濾波電容最好不要隨便擺放，盡量在DSP周圍均勻擺放，越小的電容越靠近DSP，DSP內(nèi)部沒有管腳的地方也可以放置去要盡可能的靠近DSP，上拉下拉電阻可以稍稍隨意一些擺放；第37講約束規(guī)則設(shè)置框簡介，各部分關(guān)Setup-ConstraintsDRC檢測，線間距、線寬、線與焊盤間的距離設(shè)置；常用的是下面的拓展設(shè)計(jì)規(guī)則，上面的38束規(guī)則設(shè)置方ConstraintsSetup-Constraints中拓展Setvalues，先在上面取一個(gè)名字，ADD進(jìn)去，然后PropertisNetsNetMore將想要修改的網(wǎng)絡(luò)名字找出來，找出來給它設(shè)置一個(gè)屬性，Net_Physical_Type，設(shè)置一個(gè)值；最后返回Setup-Constraints中拓展設(shè)計(jì)規(guī)則中的物理規(guī)則設(shè)置Assignmenttable，將剛剛設(shè)置的屬性選擇為第一步設(shè)置39寬線距規(guī)則設(shè)置示振到時(shí)鐘之間的走線越粗越好，線間距也要寬一些；設(shè)置方法如上節(jié)所講，Setup-ConstraintsSetvalues；40講區(qū)域約束規(guī)則設(shè)置AreasAddshapePCB上面畫出想要規(guī)定的區(qū)域，畫好之后給這個(gè)shape增加一個(gè)屬性，點(diǎn)擊Add下面的Attachproperty,shapesFindByName里面是Property，點(diǎn)擊PCB里面的shape就會(huì)出現(xiàn)編輯屬性框找到Net_Physical_Type和Net_Spacing_ype分別命名，41Setup-ElectricalConstraintSpreadsheet，DSP到RAM之間的數(shù)據(jù)設(shè)置器件模型，加載模型庫，賦予器件模首先加載模型庫yze-SI/EMIsim-Libraryyze-SI/EMIsim-ModelCadence理器，可以看到現(xiàn)在的數(shù)據(jù)線和地址線都是顯示的X-Net；Constraintmanagerobjects顯示設(shè)約束管理器里面的objectsFilterBus42講設(shè)置拓?fù)浼s束（方法1）RAMFLASH上面，從端接電阻出來的走線到兩者首先顯示一個(gè)地址線的網(wǎng)絡(luò)Disy-ShowRats-Net，打開約束管理器Setup-ElectricalConstraintSpreadsheetSelectPCB上面顯示出來該網(wǎng)絡(luò)，結(jié)束顯示走線令，Logic-NetSchedule編輯拓補(bǔ)結(jié)構(gòu)，InsertTTT型連接點(diǎn)點(diǎn)擊一下，再去點(diǎn)擊第三個(gè)引腳，右擊Done，T型連接就接好了；其次回到約束管理器創(chuàng)建ECSet剛選擇的地址線Create-Electrical-CSet，選中CopyConstraintsFrom，取一個(gè)名字；創(chuàng)建好之后將剩余的地址線也設(shè)置按照這個(gè)拓補(bǔ)結(jié)構(gòu)，選擇剩余地址線右擊ElectricalCSetReferences，選擇剛才所設(shè)RAM，不連接FLASH，可以清除；設(shè)置好之后再約束管理器ElectricalConstraintSchedule選Temte，VerifySchedule選Yes，應(yīng)用OK，設(shè)置好之后File-Update ysisMode-DRCModes里面的Stublength打開，最下面選擇實(shí)時(shí)檢測；43置拓?fù)浼s束（方法首先將所要設(shè)置的數(shù)據(jù)總線顯示出來Disy-ShowRats-Net，打開約束管理Setup-ElectricalConstraintSpreadsheetSelect；顯示出來之后回到約束管理器右擊數(shù)據(jù)總線點(diǎn)擊SigXplorer，需要按照我們想要的拓補(bǔ)結(jié)然后設(shè)置拓補(bǔ)結(jié)構(gòu)Set-Constraints-Wiring，Schedule選Temte，VerifySchedule44講線長約束設(shè)置之前設(shè)置好拓補(bǔ)結(jié)構(gòu)，約束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined找到之前設(shè)置的總者是引腳到引腳之間的延遲，F(xiàn)romTo是選擇所要設(shè)定哪兩個(gè)元件之間的走線(DSPRAM)，從左邊將其選入，RuleType選擇是按照延時(shí)還是長度進(jìn)行設(shè)置，Add，在上面的框OKFile-UpdateConstraintManager更新到約束管理器；回到約束管理器Net-Routing-Min/MaxPropagation，可以看到設(shè)置好的走45對延遲設(shè)約束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-AllConstraints-UserDefined，右鍵單擊SigXplorer打開拓補(bǔ)約束圖，Set-PropDelay（間的TDSP影響盡量減少，另一個(gè)是撇開FLASH，單看DSP到RAM之間的所有數(shù)據(jù)線要等長首先看T型分支，單擊New，名字按照它自動(dòng)生成的就可以，選擇T型點(diǎn)到其中一個(gè)元件，ScopeLocalT型分支，Global指的是所有數(shù)據(jù)DSPRAM等長，DeltaTypeDelta可以不管，TolTypeLength，Tolerance為可以的偏差通過仿真可以看到相差多少填好之后單擊Add同樣再單擊New修改成和上一個(gè)同樣的名字其它與上一個(gè)一樣設(shè)置；其次是DSP到RAM之間的所有數(shù)據(jù)線設(shè)置，單擊New，取一個(gè)與上面不同的名字，ScopeGlobalOKFile-UpdateConstraintManager更新到約束管理器，設(shè)置完之后可以在約束管理器Routing-RelativePropagationDelay中查看；46講差分規(guī)則設(shè)置所要設(shè)置的差分對的兩條網(wǎng)絡(luò)，右鍵Create-DifferentialPair，會(huì)自動(dòng)生成一個(gè)名Create，Close就創(chuàng)建好了差分對；設(shè)置差分對約束規(guī)則必須先創(chuàng)建好Net-Routing-DifferentialPair，找到剛才設(shè)置好的差分對直接設(shè)置數(shù)值即可；第二種方法：設(shè)置差分對Logic-AssignDifferentialPair，在下拉列表中選中所要設(shè)置的兩個(gè)網(wǎng)絡(luò)，取一個(gè)名字應(yīng)用OK，設(shè)置差分規(guī)則Setup-Constraints，下面選中DiffPairValues，單擊New，給這個(gè)差分規(guī)則一個(gè)名字，然后設(shè)置下面的值，應(yīng)用后再轉(zhuǎn)到Assign，將該規(guī)則賦給剛才所建的差分對，右邊下拉列表選中剛才OK。47線準(zhǔn)各個(gè)層的走線的顏色設(shè)置Disy-Color/Visibility，選擇要顯示的即可Edit-PropertiesFind下面選擇Net，然后在more里面將電源地網(wǎng)絡(luò)選中，點(diǎn)擊Apply，此時(shí)電源地網(wǎng)絡(luò)就會(huì)在PCB上面顯示，然后在彈出的EditProperty里面選中Ratsnest_Schedule，在右側(cè)將其值設(shè)置為布線準(zhǔn)備：網(wǎng)絡(luò)的設(shè)Disy-Color/Visibility，左上Group選擇Disy，可以設(shè)置屬線、暫時(shí)和永久顯示的顏色設(shè)置完之后Disy-Highlight，然后點(diǎn)擊想要顯示的網(wǎng)絡(luò)即可顯示出來，默認(rèn)的是虛線顯示，可以設(shè)置成實(shí)線，看的更加清晰Setup-User實(shí)線顯示刪除顯示Disy-Dehighlight，然后直接點(diǎn)擊想要?jiǎng)h除顯示的布線準(zhǔn)備：DRC默認(rèn)的是空心顯示，Setup-UserPreferences，左側(cè)下拉列表選擇Disy，右蝴蝶結(jié)的大小顯示設(shè)置Setup-DrawingOptions-Disy里面的DRCmarkersize；顯示飛線Disy-ShowRats；關(guān)閉飛線Disy-BlankRats；然后點(diǎn)擊原件布線準(zhǔn)備：用不同的顏色同時(shí)不同的網(wǎng)絡(luò)Disy-HighlightFind里面選擇NetsOptions里面選擇PCB48BGA零件的自動(dòng)扇Route-FanoutByPickFind里面選擇Comps，此時(shí)在只會(huì)將信號線給fanout器Setup-ElectricalConstraintSpreadsheet，暫時(shí)的把電源地的約束規(guī)則去掉，fanout右側(cè)Find里面選擇Vias和Clines，此時(shí)顯示起到作用，可以看出哪些是電49工布線、控制面板中內(nèi)容解Route-ConnectAlt表示打個(gè)過孔之后換到哪一層；ViaSetup-Constraints里面設(shè)置；Net表示當(dāng)前你所拉線的網(wǎng)絡(luò)，若果拉多根線的時(shí)候，會(huì)度的選擇；下面Miter或者是RadiusLinelock的，若果上面選線MiterRadius，是指轉(zhuǎn)角的最小尺度；Linewidth是走線的寬度設(shè)置，若果該處設(shè)置與物理約束有的話，拉出線來就會(huì)DRC錯(cuò)誤；Bubble指的是走線的時(shí)候若遇到過孔、引腳或者元器件的處理方式；Gridless指布線的時(shí)候是否吸附到柵格點(diǎn)上面，不在柵格點(diǎn)上面的時(shí)候可etch指替換走線；50右擊Addvia；走線：控制線寬Linewidth走線：推擠、抱緊Bubble里面選擇Hugonly是抱緊，即畫好一條走線Shovevias是指能否推擠過孔，off是不能推擠，Minimal優(yōu)選選擇抱緊，然后推擠，F(xiàn)ull優(yōu)先選擇推擠；走線：抓焊盤Snaptoconnectpoint走線：替換走線畫完一條走線之后，選中右側(cè)Receetch，再次從該引腳Finish51講群組布線擊右鍵TempGroup，此時(shí)逐個(gè)去點(diǎn)擊想要的組線；選擇好群組線走線時(shí)，拉出一根是控制線，換控制線令單擊右鍵ChangeControlTrace，然后單擊想要更換的那根線；在走線的時(shí)候如果遇到，某一根需要單獨(dú)走線，單擊右鍵SingleTraceMode之后，將其處理完再取消；52線時(shí)信息顯示高速布RAM在布線時(shí)會(huì)給一個(gè)相對延時(shí)的屬性，即等長設(shè)置，通常也會(huì)給一個(gè)線長的最大值和最小值；需要一個(gè)窗口實(shí)現(xiàn)顯示是否約束規(guī)則Setup-UserPreferences，左側(cè)下拉列表選擇Etch，右側(cè)將allegro_dynam_timing打開，此時(shí)畫數(shù)據(jù)線時(shí)會(huì)動(dòng)態(tài)的顯示一個(gè)相對延時(shí)窗口，allegro_dynam_timing_fixedpos選上，畫線時(shí)就會(huì)固定的在右側(cè)顯示相時(shí)右側(cè)Dly顯示綠色，則代表布線滿足最大最小線長要求，顯示紅色則代表超出Dly和數(shù)字靠右側(cè)顯示（正值，數(shù)字表示超出最大長度的值，單位是我們設(shè)置的走線長度單位，剛開始走線時(shí)會(huì)顯示黃色，Dly和RDly和下面顯示的意義是一樣的；Setup-UserPreferencesEtchallegro_etch_length_on選中，此時(shí)畫線時(shí)會(huì)動(dòng)態(tài)顯示走線長度；53講差分布線方法邊緣耦合差分對，走線在同一層；在走線時(shí)右擊選中SingleTraceMode，即可單根布線，布完之后將其取消恢復(fù)伴隨走線；如果單根布完一條線，另一條也想單根布線，則保持SingleTraceViaViaPattern可以選擇過孔位置模式選完之后AddVia添加過孔此時(shí)懸掛在鼠標(biāo)上，的一小段走線，右側(cè)選中Viaswithsegments，則移動(dòng)時(shí)過孔就會(huì)跟著走動(dòng)，如果不選，過孔不移動(dòng)，只有那一小段走線移動(dòng)，如果右側(cè)Find里面選擇Vias，則移54種高速布線形含TSetup-DrawingOptions-Disy設(shè)置T型連接點(diǎn)的大??；T型連接點(diǎn)可以看做Route-SlideFind里面選擇ClineSegs，Options里面選擇Tswithsegments，此時(shí)移動(dòng)和T型連接點(diǎn)相連的走線，T型連接點(diǎn)會(huì)跟隨移動(dòng)；線的那條線，拉出一個(gè)框，就會(huì)自動(dòng)布成蛇形走線；右側(cè)Options里面選中AllowDRCsDRCDRC錯(cuò)誤報(bào)告，如果不選，則在出現(xiàn)DRC錯(cuò)誤的情況下不會(huì)出現(xiàn)蛇形走線；Route-SpreadBetweenVoids是用在兩個(gè)過孔之間有信號線，由于過孔挖掉銅皮會(huì)對信號產(chǎn)生就會(huì)根據(jù)該距離自動(dòng)布線滿足這個(gè)要求；Route-Gloss是批處理，最好不用；55講鋪銅操作FLASH沒做的話，畫出的板子是廢的！Shape-Polygon多邊形/Rectangular矩形/CircularOptions里面選ClassSubclass，Type是鋪銅類型，Assignnetname是需要鋪銅的網(wǎng)絡(luò)，選編輯shapeShape-EditBoundary，點(diǎn)擊需要編輯的shape，然后在想要編輯的編輯單擊拉Type是編輯Edit-DeleteFind里面選擇鋪銅時(shí)忘記指定網(wǎng)絡(luò)，在畫好之后不必刪除重新畫，Shape-SelectShapeorVoid，點(diǎn)擊銅皮右鍵AssignNet，然后在右側(cè)Options里面的Assignnetname手工Shape-ManualVoid-Polygon多邊形/Rectangular矩形/Circular圓形，然后點(diǎn)aeDeeeIsas，tnsalner就會(huì)刪除該層的所有孤島；Shape-Polygon多邊形/Rectangular矩形/CircularOptions里面選擇ClassSubclass，TypeStaticsolid，Assignnetname皮，在畫好之后，不能讓shape，所以要將其合并，Shape-MergeShapes，56源層分割內(nèi)電層的分右側(cè)Options里面選擇要顯示的顏色，然后在Find里面FindByName選擇Net，單擊M