3G測試系統(tǒng)中的Viterbi譯碼及其DSP實現(xiàn)及優(yōu)化(精)

3G測試系統(tǒng)中的Viterbi譯碼及其DSP實現(xiàn)及優(yōu)化來源：EDN電子設(shè)計技術(shù)|

發(fā)表于：2007年07月10日本文相關(guān)DataSheet：TMS320C54X

TMS320C55X

TMS320C55x

摘要介紹了一種用于測試TD-SCDMA手機終端測試平臺中的關(guān)鍵技術(shù)——\o"Viterbi"Viterbi譯碼。研究用約束度K=9的卷積編碼和最大似然Viterbi譯碼的差錯控制方案，在Viterbi譯碼算法中，提出了原位運算度量、保存路徑轉(zhuǎn)移過程和循環(huán)存取幸存路徑等方法，能有效地減少存儲量、降低\o"功耗"功耗，使得K=9的Viterbi譯碼算法可在CCS集成環(huán)境平臺和TMS320C55X\o"DSP"DSP芯片上實現(xiàn)，其性能指標(biāo)符合\o"3G"3GPP通信協(xié)議標(biāo)準(zhǔn)要求，文中給出了適用于DSP編程的算法，給出了DSP具體實現(xiàn)，同時給出了硬件的仿真結(jié)果。0、引言隨著TD-SCDMA產(chǎn)業(yè)化進程的日益明朗，3G之戰(zhàn)還未吹號，硝煙味已彌漫了黎明前的市場。這就要求盡快提供好的手機終端。對手機終端的性能測試越顯得迫在眉睫。由于重郵信科3G研究院在TD方面有著很成熟的技術(shù)和經(jīng)驗，在此基礎(chǔ)上我們不但推出了3G樣機，而且致力于開發(fā)好的TD手機測試平臺，本文所介紹的Viterbi譯碼方法是獨具特色的TD測試平臺中所用到的。3GPP中TD-SCDMA系統(tǒng)采用了3種信道編碼方案：卷積編碼、Turbo編碼和不編碼。不同類型的傳輸信道所使用的編

碼方案和編碼效率是不同的。本文介紹針對卷積編碼的Viterbi譯碼方案。針對DSP設(shè)計的特點，本文在不改變糾錯性能的前提下提出了一系列的方法，如原位運算、保存轉(zhuǎn)移、循環(huán)存取等，旨在將存儲器的容量減到最小，將整體功耗降到最低。1、Viterbi譯碼原理[1]Viterbi譯碼算法（簡稱VA算法）是由Viterbi在1967年首先提出的，它是一種針對卷積碼的最大似然譯碼算法。他不是在網(wǎng)格圖上依次比較所有的可能路徑，而是接受一段，計算、比較一段，保留最有可能的路徑，從而達到整個碼序列是一個最大似然序列。Viterbi譯碼算法優(yōu)點是在碼的約束比較小時，它比序列譯碼算法效率更高、速度更快，譯碼器也較簡單。缺點就是隨著約束長度的增加算法的復(fù)雜度增加很快。約束長度N為7時要比較的路徑就有64條，為8時路徑變?yōu)?28條。（2<<（N-1））。所以Viterbi譯碼一般應(yīng)用在約束長度小于10的場合中。雖然有許多算法降低了復(fù)雜性、減少了運算量，但它們必然以犧牲性能為代價。本文研究的出發(fā)點是立足于不降低算法性能，尋求在實現(xiàn)最大似然譯碼時的\o"優(yōu)化"優(yōu)化方法。而這點我們主要是通過與硬件實現(xiàn)相結(jié)合做到的。Viterbi算法主要由路徑度量的“加比選”運算、度量的更新、路徑的更新、最大似然路徑的回溯過程組成。Viterbi譯碼算法流程圖如圖1所示。圖1Viterbi譯碼算法處理流程2、具體DSP實現(xiàn)及優(yōu)化方法2.1分支度量每收到一個符號就進行狀態(tài)轉(zhuǎn)移，Viterbi譯碼算法必須計算前一個狀態(tài)到各個新狀態(tài)的分支度量值，當(dāng)采用硬判決輸入時，分支度量值可用漢明距離表示；若用軟判決輸入時，采用歐氏距離來計算。本文實現(xiàn)是利用軟判決來實現(xiàn)的。具體原理如下[2]：對于編碼速率為R=1/C的卷積碼來說，歐氏距離：其中C為碼率的例數(shù)。即：R=1/C。上式可以分解為：其中的在一級中都是一樣的。中間項的2只是一個常數(shù)可以不考慮。所以分支度量值可以簡化為：省去上式前面的負(fù)號，但在分支度量值比較時應(yīng)取大值。將其中的Gn（j）用雙極性表示。即0用+1表示，1用-1表示。則分支度量值變?yōu)椋核栽跔顟B(tài)轉(zhuǎn)移圖中一級中的分支度量值的絕對值只有兩個值。在譯碼過程中，由于度量的數(shù)值是累加的，會造成溢出，解決的辦法是在每一步運算時將各個狀態(tài)的度量減去前一步所有狀態(tài)度量的最小值。那么度量的精度如何控制呢?也就是說，要用多少二進制位來表示度量既不溢出又使存儲量最小?對于碼率為1/2，約束度為K的卷積碼的硬判決譯碼，在每一步的度量的最大值與最小值的差不超過2（K-1）。由此可以知道度量跨度的最小二進制比特數(shù)為[log2（2（K-1））]。當(dāng)K=9時，可以用5比特二進制位來運算和存儲每一步的度量。事實上，這一結(jié)論也可以從狀態(tài)轉(zhuǎn)移情況推得。假設(shè)在第i步某一狀態(tài)具有最大度量且為2（K-1）+1+M（設(shè)最小度量為M），根據(jù)式（1）、（2）的度量遞推規(guī)則，在第i-1步必有相鄰連續(xù)兩狀態(tài)的度量大于2（K-1）-2+M，在第i-2步必有連續(xù)4個狀態(tài)的度量大于2（K-1）-4+M，在第i-S步必有連續(xù)2S個連續(xù)狀態(tài)的度量大于2（K-1）-2×S+M，那么在第i-（K-1）步必有連續(xù)2（K-1）個連續(xù)狀態(tài)的度量大于M，而對約束度為K的卷積碼其總狀態(tài)數(shù)只有2K-1個，總存在一個最小狀態(tài)度量不大于M，從而導(dǎo)出矛盾，因此度量跨度最大值不可能超過2（K-1）。2.2度量值更新（1）計算每一個可能路徑的每一步的距離值。（2）計算各條路徑的累計值。（3）選擇并且保存累加值最小的那條路徑。（4）保存該條被選出的路徑軌跡。在傳統(tǒng)的\o"Viterbi"Viterbi譯碼算法中，譯碼狀態(tài)的轉(zhuǎn)移導(dǎo)致度量的讀出和寫入地址不同，這使得度量的更新復(fù)雜化，尤其是在用\o"DSP"DSP該實現(xiàn)中我們使用了并行處理命令||MOVAC2，*AR7+，*AR6。每一條并行命令節(jié)省一個機器周期。這樣總程序運行時間就會縮短很多。在存儲器的使用方面我們考慮到存儲空間的有效利用，及時釋放掉所占用的不必要內(nèi)存。這樣在整個內(nèi)存分配上減少了不必要的存儲冗余。從而使得整個程序運行效率更高，運算速度更快。3.3TMS320C55x系統(tǒng)及CCS（CodeComposerStudio）簡介[3，4]C55x是德州儀器公司（TI）新一代定點DSPC5000系列的代表。它對C54x的體系結(jié)構(gòu)進行了改進和增強，源代碼與C54x完全兼容，目前版本的C55x工作頻率可達160MHz左右。C55x最顯著特點是超低功耗，可以預(yù)見它有廣闊的應(yīng)用前景。從CPU體系結(jié)構(gòu)方面來看，C55x具有以下主要特點：①32×16bit指令緩沖隊列；②雙MAC和雙AIU單元；③4個40位累加器；④數(shù)據(jù)與地址總線多達12條{⑤靈活的節(jié)能配置。增強的結(jié)構(gòu)設(shè)計使得C55x具有并行執(zhí)行功能，這一強大功能可大大節(jié)省程序執(zhí)行周期，尤其對于一些運算密集的應(yīng)用效果更明顯。在實現(xiàn)維特比算法這一特定應(yīng)用方面，C55x有精心的設(shè)計：它擴增了專門用于VA的指令maxdif，使得計算每個蝶形圖單元的所需時鐘周期僅為3個（C54x需4周期），同時兼顧到SOVA算法的要求，這種改進是令人鼓舞的}轉(zhuǎn)移寄存器增加到2個，分別為TRN0和TRN1，簡化了維特比算法中回溯的實現(xiàn)暫存器Tx多達4個，可減少分支路徑度量的搬運存儲。CCS2.2（CodeComposerStudio）是一種針對標(biāo)準(zhǔn)TMS320調(diào)試接口的集成開發(fā)環(huán)境（IDE）。由TI公司于1999年推出。它提供了環(huán)境配置、源文件編輯、程序調(diào)試、跟蹤和分析等工具，可以幫助用戶在一個軟件環(huán)境下完成編輯、編譯鏈接、調(diào)試和數(shù)據(jù)分析等工作。一種CCS只適用于一種系列的\o"DSP"DSP芯片。正因為CCS所具有的強大數(shù)據(jù)分析功能，我們能通過各種方式來分析，檢驗系統(tǒng)的性能。4、CCS下譯碼DSP實現(xiàn)圖形[4]CCS提供了幾種分析工具，其中圖形顯示功能是最直觀的一種，其可以提供的圖形顯示包括時頻分析、星座圖、眼圖和圖像顯示。各圖形顯示所采用的工作原理基本相同，即采用雙緩沖區(qū)（采集緩沖區(qū)和顯示緩沖區(qū)）分別存儲和顯示圖形。采集緩沖區(qū)存在于實際或方針目標(biāo)板，包含用戶需要顯示的數(shù)據(jù)區(qū)。顯示緩沖區(qū)存在于主機內(nèi)存中，內(nèi)容為采集緩沖區(qū)的拷貝。圖3是時頻圖中的雙曲線圖（DualTime），該圖形是對顯示緩沖區(qū)中的數(shù)據(jù)不加處理，直接畫出顯示緩沖區(qū)中數(shù)據(jù)的幅度—時間曲線。圖中虛線構(gòu)成的曲線是卷積編碼輸入數(shù)據(jù)的時頻圖，實線構(gòu)成的曲線是\o"Viterbi"Viterbi譯碼輸出數(shù)據(jù)的時頻圖。圖3Viterbi譯碼輸出與卷積編碼輸入時頻圖5、結(jié)論以前Viterbi譯碼算法對于大數(shù)據(jù)量的譯碼存在局限性，本文利用軟件與硬件結(jié)合使用來來消除這一限制。通過原位運算、保存轉(zhuǎn)移、循環(huán)存取等\o"優(yōu)化"優(yōu)化手段，我們將存儲器的容量減到最小，將整體\o"功耗"功耗降到最低，通過驗證編碼輸入與譯碼輸出圖形，我們可以容易地得到譯碼效率，利用CCS開發(fā)環(huán)境可以很好地得到編碼輸入和譯碼輸出數(shù)據(jù)比較圖形。通過硬件方針可以知道，該譯碼效果非常好，它適用于大數(shù)據(jù)量傳輸?shù)腬o"3G"3G系統(tǒng)中。很好地解決了接收鏈路中的瓶頸問題。我們所設(shè)計出的該測試平臺是針對TD-SCDMA系統(tǒng)的。由于設(shè)計中跟TD-SCDMA手機中譯碼過程相對照，我們可以有效避免因測試系統(tǒng)與應(yīng)用系統(tǒng)不相對應(yīng)