電子類公司招聘筆試題

Word第第頁電子類公司招聘筆試題1基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)

基爾霍夫電流定律是一個(gè)電荷守恒定律,即在一個(gè)電路中流入一個(gè)節(jié)點(diǎn)的電荷與流出同一個(gè)節(jié)點(diǎn)的電荷相等.

基爾霍夫電壓定律是一個(gè)能量守恒定律,即在一個(gè)回路中回路電壓之和為零.

2、平板電容公式(C=S/4kd)(未知)

3、最基本的如三極管曲線特性(未知)

4、描述反饋電路的概念，列舉他們的應(yīng)用(仕蘭微電子)

5、負(fù)反饋種類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，轉(zhuǎn)變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動調(diào)整作用)(未知)

6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方?(仕蘭微電子)

7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何轉(zhuǎn)變頻響曲線的幾個(gè)方法(未知)

8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖(凹凸)

9、基本放大電路種類(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺點(diǎn)，特殊是廣泛采納差分結(jié)構(gòu)的緣由(未知)

10、給出一差分電路，告知其輸出電壓Y和Y-,求共模重量和差模重量(未知)

11、畫差放的兩個(gè)輸入管(凹凸)

12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖并畫出一個(gè)晶體管級的運(yùn)放電路(仕蘭微電子)

13、用運(yùn)算放大器組成一個(gè)10倍的放大器(未知)

14、給出一個(gè)簡潔電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn)的rise/fall時(shí)間(Infineon〔筆試〕試題)

15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，推斷這兩種電路何為高通濾波器，何為低通濾波器當(dāng)RC

18、說說靜態(tài)、動態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)(威盛VIA2023.11.06上海筆試試題)

19、一個(gè)四級的Mux,其中其次級信號為關(guān)鍵信號如何改善timing(威盛VIA2023.11.06上海筆試試題)

20、給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依靠于關(guān)鍵路徑(未知)

21、規(guī)律方面數(shù)字電路的卡諾圖化簡，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)分，優(yōu)點(diǎn))，全加器等等(未知)

22、卡諾圖寫出規(guī)律表達(dá)使(威盛VIA2023.11.06上海筆試試題)

23、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和(威盛)

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威盛〔筆試題〕circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?

26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)

27、用mos管搭出一個(gè)二輸入與非門(揚(yáng)智電子筆試)

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterres0824ponseforoutputrisingedge.(lessdelaytime)(威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路(Infineon筆試)

30、畫出CMOS的圖，畫出tow-to-onemuxgate(威盛VIA2023.11.06上海筆試試題)

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或(飛利浦-大唐筆試)

32、畫出Y=A*BC的cmos電路圖(科廣試題)

33、用規(guī)律們和cmos電路實(shí)現(xiàn)abcd(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*BC(DE)(仕蘭微電子)

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xzyz(未知)

36、給一個(gè)表達(dá)式f=xxxxxxxxxxxxxxxxx用最少數(shù)量的與非門實(shí)現(xiàn)(事實(shí)上就是化簡)

37、給出一個(gè)簡潔的由多個(gè)NOT,NAND,NOR組成的原理圖，依據(jù)輸入波形畫出各點(diǎn)波形(Infineon筆試)

38、為了實(shí)現(xiàn)規(guī)律(AXORB)OR(CANDD)，請選用以下規(guī)律中的一種，并說明為什么?1)INV2)AND3)OR4)NAND5)NOR6)XOR答案：NAND(未知)

39、用與非門等設(shè)計(jì)全加法器(華為)

40、給出兩個(gè)門電路讓你分析異同(華為)

41、用簡潔電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為(仕蘭微電子)

42、A,B,C,D,E進(jìn)行投票，多數(shù)聽從少數(shù)，輸出是F(也就是假如A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制(未知)

43、用波形表示D觸發(fā)器的功能(揚(yáng)智電子筆試)

44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器(揚(yáng)智電子筆試)

45、用規(guī)律們畫出D觸發(fā)器(威盛VIA2023.11.06上海筆試試題)

46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖(未知)

48、D觸發(fā)器和D鎖存器的區(qū)分(新太硬件〔面試〕)

49、簡述latch和filp-flop的異同(未知)

50、LATCH和DFF的概念和區(qū)分(未知)

51、latch與register的區(qū)分,為什么如今多用register.行為級描述中l(wèi)atch如何產(chǎn)生的(南山之橋)

52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖(華為)

53、請畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的規(guī)律電路?(漢王筆試)

54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)

55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分頻?

56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.(未知)

57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)(華為)

58、實(shí)現(xiàn)N位JohnsonCounter,N=5(南山之橋)

59、用你熟識的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢?(仕蘭微電子)

60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器(未知)61、BLOCKINGNONBLOCKING賦值的區(qū)分(南山之橋)

62、寫異步D觸發(fā)器的verilogmodule(揚(yáng)智電子筆試)

moduledff8(clk,res0824et,d,q);

inputclk;

inputres0824et;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@(posedgeclkorposedgeres0824et)

if(res0824et)

q=0;

else

q=d;

endmodule

63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?(漢王筆試)

moduledivide2(clk,clk_o,res0824et);

inputclk,res0824et;

outputclk_o;

wirein;

regout;

always@(posedgeclkorposedgeres0824et)

if(res0824et)

out=0;

else

out=in;

assignin=~out;

assignclk_o=out;

endmodule

64、可編程規(guī)律器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：a)你所知道的可編程規(guī)律器件有哪些?b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器規(guī)律(漢王筆試)

PAL，PLD，CPLD，F(xiàn)PGA

moduledff8(clk,res0824et,d,q);

inputclk;

inputres0824et;

inputd;

outputq;

regq;

always@(posedgeclkorposedgeres0824et)

if(res0824et)

q=0;

else

q=d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路(仕蘭微電子)

66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器(未知)

67、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消退一個(gè)glitch(未知)

68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很簡單誤會的)(威盛VIA2023.11.06上海筆試試題)

69、描述一個(gè)交通信號燈的設(shè)計(jì)(仕蘭微電子)

70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢(揚(yáng)智電子筆試)

71、設(shè)計(jì)一個(gè)自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語法要符合fpga設(shè)計(jì)的要求(未知)

72、設(shè)計(jì)一個(gè)自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語法要符合fpga設(shè)計(jì)的要求;(3)設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程(未知)

73、畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之(威盛)

74、用FSM實(shí)現(xiàn)101101的序列檢測模塊(南山之橋)

a為輸入端，b為輸出端，假如a連續(xù)輸入為1101則b輸出為1，否則為0例如a：0001100110110100100110

b：0000000000100100000000

請畫出statemachine;請用RTL描述其statemachine(未知)

75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫)(飛利浦-大唐筆試)

76、用verilog/vhdl寫一個(gè)fifo掌握器(包括空，滿，半滿信號)(飛利浦-大唐筆試)

77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號y為二進(jìn)制小數(shù)輸出，要求保存兩位小數(shù)電源電壓為3~5v假設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的.設(shè)計(jì)，試商量該產(chǎn)品的設(shè)計(jì)全程(仕蘭微電子)

78、sram，falshmemory，及dram的區(qū)分?(新太硬件面試)

79、給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》楊頌華、馮毛官205頁圖9-14b)，問你有什么方法提高refres0824htime，總共有5個(gè)問題，記不起來了(降低溫度，增大電容存儲容量)(Infineon筆試)

80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescanstoredataandwhichnodeiswordlinecontrol?(威盛筆試題circuitdesign-beij81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBus

VHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate

壓控振蕩器的英文縮寫(VCO)動態(tài)隨機(jī)存儲器的英文縮寫(DRAM)

名詞解釋，無聊的外文縮寫罷了，比方PCI、ECC、DDR、interrupt、pipelineIRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動態(tài)隨機(jī)存儲器)，F(xiàn)IRIIRDFT(離散傅立葉變換)或者是中文的，比方：a.量化誤差b.直方圖c.白平衡

二、IC設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件)

1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的熟悉，列舉一些與集成電路相關(guān)的內(nèi)容(如講清晰模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)(仕蘭微面試題目)

2、FPGA和ASIC的概念，他們的區(qū)分(未知)

答案：FPGA是可編程ASIC

ASIC:專用集成電路，它是面對特地用處的電路，特地為一個(gè)用戶設(shè)計(jì)和制造的依據(jù)一個(gè)用戶的特定要求，能以低研制本錢，短、交貨周期供貨的全定制，半定制集成電路與門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造本錢低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)

3、什么叫做OTP片、掩膜片，兩者的區(qū)分何在?(仕蘭微面試題目)

4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目)

5、描述你對集成電路設(shè)計(jì)流程的熟悉(仕蘭微面試題目)

6、簡述FPGA等可編程規(guī)律器件設(shè)計(jì)流程(仕蘭微面試題目)

7、IC設(shè)計(jì)前端到后端的流程和eda工具(未知)

8、從RTLsynthesis到tapeout之間的設(shè)計(jì)flow,并列出其中各步使用的tool.(未知)

9、Asic的designflow(威盛VIA2023.11.06上海筆試試題)

10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具(威盛)

11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具(揚(yáng)智電子筆試)

先介紹下IC開發(fā)流程：

1.)代碼輸入(designinput)

用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼

語言輸入工具：SUMMITVISUALHDL

MENTORRENIOR

圖形輸入:composer(cadence);

viewlogic(viewdraw)

2.)電路仿真(circuitsimulation)

將vhd代碼進(jìn)行從前規(guī)律仿真，驗(yàn)證功能描述是否正確

數(shù)字電路仿真工具：

Verolog：CADE