第三章 邏輯門電路

第三章邏輯門電路第1頁，共77頁，2023年，2月20日，星期三基本要求1、了解分立元件與、或、非、或非、與非門的電路組成、工作原理、邏輯功能及其描述方法；2、掌握邏輯約定及邏輯符號(hào)的意義；3、熟練掌握TTL與非門典型電路的分析方法、電壓傳輸特性、輸入特性、輸入負(fù)載特性、輸出特性；了解噪聲容限、TTL與非門性能的改進(jìn)方法；4、掌握OC門、三態(tài)門的工作原理和使用方法，正確理解OC門負(fù)載電阻的計(jì)算及線與、線或的概念；5、掌握CMOS反相器、與非門、或非門、三態(tài)門的邏輯功能分析，CMOS反相器的電壓及電流傳輸特性；6、熟練掌握CMOS傳輸門及雙向模擬開關(guān)。第2頁，共77頁，2023年，2月20日，星期三邏輯約定在電子電路中，用高、低電平分別表示二值邏輯中的0和1。各種門電路的輸出與輸入之間的邏輯關(guān)系，實(shí)質(zhì)上反映的是用以表示兩種邏輯狀態(tài)的邏輯電平之間的關(guān)系。因此，在討論邏輯關(guān)系時(shí)，必須定義兩個(gè)確定的、不同范圍的電平來描述兩個(gè)邏輯狀態(tài)。邏輯電平：兩個(gè)不同范圍的電位稱為邏輯電平，其中電位相對(duì)較高的稱為邏輯高電平，用H表示；電位相對(duì)較低的稱為邏輯低電平，用L表示。第3頁，共77頁，2023年，2月20日，星期三3.1二極管的開關(guān)特性開關(guān)器件接通狀態(tài)：阻抗很小，相當(dāng)于短路斷開狀態(tài)：阻抗很大，相當(dāng)于開路二極管的開關(guān)特性表現(xiàn)在在正向?qū)ㄅc反向截止兩種狀態(tài)之間的轉(zhuǎn)換過程。開關(guān)閉合當(dāng)Ua>Ub時(shí)，D導(dǎo)通開關(guān)斷開當(dāng)Ua≤Ub時(shí),D截止二極管開關(guān)等效電路（理想情況下）第4頁，共77頁，2023年，2月20日，星期三VF-VRt1t0iIF-IRtst0（a）（b）（c）viittt0.1IRVF-VDVFIF=≈RLRL通常把二極管從正向?qū)ㄞD(zhuǎn)為反向截止所經(jīng)過的轉(zhuǎn)換過程稱為發(fā)向恢復(fù)過程。ts存儲(chǔ)時(shí)間tt渡越時(shí)間ts+tt反向恢復(fù)時(shí)間VRIR=RL

第5頁，共77頁，2023年，2月20日，星期三二極管產(chǎn)生反向恢復(fù)過程的原因

——電荷存儲(chǔ)效應(yīng)二極管在開關(guān)轉(zhuǎn)換過程中出現(xiàn)的反向恢復(fù)過程，實(shí)質(zhì)上是由于電荷存儲(chǔ)效應(yīng)所引起的，反向恢復(fù)時(shí)間就是存儲(chǔ)電荷消失所需要的時(shí)間。正向充電電流遠(yuǎn)大于反向放電電流，因此，反向恢復(fù)時(shí)間遠(yuǎn)大于正向?qū)〞r(shí)間。關(guān)于PN結(jié)：1

2

3

4

5第6頁，共77頁，2023年，2月20日，星期三二極管的開通時(shí)間二極管從截止轉(zhuǎn)為正向?qū)ㄋ璧臅r(shí)間稱為開通時(shí)間。開通時(shí)間同反向恢復(fù)時(shí)間相比是很短的，對(duì)開關(guān)速度的影響很小，以致可以忽略不計(jì)。第7頁，共77頁，2023年，2月20日，星期三3.2BJT的開關(guān)特性當(dāng)Ub為高電平UIH時(shí)，T飽和當(dāng)Ub為低電平UIL時(shí)，T截止開關(guān)閉合開關(guān)斷開三極管開關(guān)等效電路（理想情況下）1、BJT的開關(guān)作用BJT相當(dāng)于一個(gè)由基極電流所控制的無觸點(diǎn)開關(guān)。BJT截止時(shí)相當(dāng)于開關(guān)“斷開”，飽和時(shí)相當(dāng)于開關(guān)“閉合”。基極臨界飽和電流集電極飽和電流飽和壓降：0.2-0.3v第8頁，共77頁，2023年，2月20日，星期三BJT的開關(guān)時(shí)間BJT的開關(guān)過程和二極管一樣，也是內(nèi)部電荷“建立”和“消散”的過程。BJT飽和與截止?fàn)顟B(tài)的相互轉(zhuǎn)換也是需要一定的時(shí)間才能完成的。對(duì)BJT開關(guān)的瞬態(tài)過程進(jìn)行定量描述的幾個(gè)參數(shù)延遲時(shí)間td上升時(shí)間tr存儲(chǔ)時(shí)間ts下降時(shí)間tf開關(guān)時(shí)間：開通時(shí)間ton=td+tr關(guān)閉時(shí)間toff=ts+tf要設(shè)法減小，提高BJT開關(guān)的運(yùn)用速度第9頁，共77頁，2023年，2月20日，星期三一、二極管與門和或門電路1．與門電路

3.3基本邏輯門電路第10頁，共77頁，2023年，2月20日，星期三2．或門電路第11頁，共77頁，2023年，2月20日，星期三二、三極管非門電路第12頁，共77頁，2023年，2月20日，星期三二極管與門和或門電路的缺點(diǎn)：（2）負(fù)載能力差（1）在多個(gè)門串接使用時(shí)，會(huì)出現(xiàn)低電平偏離標(biāo)準(zhǔn)數(shù)值的情況。第13頁，共77頁，2023年，2月20日，星期三解決辦法：將二極管與門（或門）電路和三極管非門電路組合起來。第14頁，共77頁，2023年，2月20日，星期三三、DTL與非門電路工作原理：

（1）當(dāng)A、B、C全接為高電平5V時(shí)，二極管D1～D3都截止，而D4、D5和T導(dǎo)通，且T為飽和導(dǎo)通，VL=0.3V，即輸出低電平。（2）A、B、C中只要有一個(gè)為低電平0.3V時(shí)，則VP≈1V，從而使D4、D5和T都截止，VL=VCC=5V，即輸出高電平。所以該電路滿足與非邏輯關(guān)系，即：第15頁，共77頁，2023年，2月20日，星期三3.4TTL邏輯門電路TTL邏輯門電路由若干BJT和電阻組成TTL電路的基本環(huán)節(jié)是帶電阻負(fù)載的BJT反相器（非門）1．基本BJT反相器的動(dòng)態(tài)性能器件內(nèi)部和負(fù)載電容，影響B(tài)JT反向器的開關(guān)速度VoCL+-iCL第16頁，共77頁，2023年，2月20日，星期三TTL反向器的基本電路

采用輸入級(jí)提高工作速度

采用推拉式輸出級(jí)以提高開關(guān)速度和帶負(fù)載能力3.6V0.2V(VCES)輸入級(jí)中間級(jí)輸出級(jí)3.6V0.2V第17頁，共77頁，2023年，2月20日，星期三TTL反向器的傳輸特性傳輸特性即Vo=f（VI）的關(guān)系曲線（光滑）3.6V2.48V0.2V0.4V1.1V1.2V第18頁，共77頁，2023年，2月20日，星期三1．TTL與非門的基本結(jié)構(gòu)TTL與非門的基本結(jié)構(gòu)及工作原理第19頁，共77頁，2023年，2月20日，星期三第20頁，共77頁，2023年，2月20日，星期三2．TTL與非門的邏輯關(guān)系（1）輸入全為高電平3.6V時(shí)。

實(shí)現(xiàn)了與非門的邏輯功能之一：輸入全為高電平時(shí)，輸出為低電平。T2、T3導(dǎo)通，VB1=0.7×3=2.1（V），由于T3飽和導(dǎo)通，輸出電壓為：VO=VCES3≈0.3V這時(shí)T2也飽和導(dǎo)通，故有VC2=VE2+VCE2=1V。使T4和二極管D都截止。第21頁，共77頁，2023年，2月20日，星期三第22頁，共77頁，2023年，2月20日，星期三該發(fā)射結(jié)導(dǎo)通，VB1=1V。所以T2、T3都截止。由于T2截止，流過RC2的電流較小，可以忽略，所以VB4≈VCC=5V，使T4和D導(dǎo)通，則有：VO≈VCC-VBE4-VD=5-0.7-0.7=3.6（V）實(shí)現(xiàn)了與非門的邏輯功能的另一方面：輸入有低電平時(shí)，輸出為高電平。（2）輸入有低電平0.3V時(shí)。綜合上述兩種情況，該電路滿足與非的邏輯功能，即：第23頁，共77頁，2023年，2月20日，星期三3.4.5TTL與非門的技術(shù)參數(shù)1、傳輸特性各種類型的TTL門電路，其傳輸特性大同小異。第24頁，共77頁，2023年，2月20日，星期三（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。2、輸入和輸出的高低電壓（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）輸入低電平電壓VIL=VI（B）=0.4V。（4）輸入低電平電壓VIH=VI（D）=1.2V。作業(yè)：教材84頁2.4.1題

-課堂討論教材84頁2.4.2題-課后完成第25頁，共77頁，2023年，2月20日，星期三3、噪聲容限表示門電路的抗干擾能力高電平的噪聲容限VNH高電平（邏輯1）所對(duì)應(yīng)的電壓范圍VNH=VOH-VIH低電平的噪聲容限VNL低電平（邏輯0）所對(duì)應(yīng)的電壓范圍VNL=VIL-VOL第26頁，共77頁，2023年，2月20日，星期三低電平噪聲容限

VNL＝VOFF-VOL（max）＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VOH（min）-VON＝2.4V-2.0V＝0.4VTTL門電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即它的輸入信號(hào)允許一定的容差，稱為噪聲容限。第27頁，共77頁，2023年，2月20日，星期三TTL與非門的帶負(fù)載能力（1）輸入低電平電流IIL——是指當(dāng)門電路的輸入端接低電平時(shí)，從門電路輸入端流出的電流?？梢运愠觯寒a(chǎn)品規(guī)定IIL＜1.6mA。第28頁，共77頁，2023年，2月20日，星期三（2）輸入高電平電流IIH——是指當(dāng)門電路的輸入端接高電平時(shí)，流入輸入端的電流。有兩種情況。

①寄生三極管效應(yīng)：如圖（a）所示。這時(shí)IIH=βPIB1，βP為寄生三極管的電流放大系數(shù)。第29頁，共77頁，2023年，2月20日，星期三②倒置的放大狀態(tài)：如圖（b）所示。這時(shí)IIH=βiIB1，βi為倒置放大的電流放大系數(shù)。

由于βp和βi的值都遠(yuǎn)小于1，所以IIH的數(shù)值比較小，產(chǎn)品規(guī)定：IIH＜40uA。第30頁，共77頁，2023年，2月20日，星期三4、扇入扇出數(shù)TTL門電路的扇入數(shù)Ni取決于其輸入端的個(gè)數(shù)TTL門電路的扇出數(shù)討論：TTL與非門驅(qū)動(dòng)同類門的情況灌電流負(fù)載負(fù)載電流從外電路流入與非門拉電流負(fù)載負(fù)載電流從與非門流向外電路第31頁，共77頁，2023年，2月20日，星期三

（1）灌電流負(fù)載帶負(fù)載能力當(dāng)驅(qū)動(dòng)門輸出低電平時(shí)，電流從負(fù)載門灌入驅(qū)動(dòng)門。NOL稱為輸出低電平時(shí)的扇出系數(shù)。當(dāng)負(fù)載門的個(gè)數(shù)增加，灌電流增大，會(huì)使T3脫離飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產(chǎn)品規(guī)定IOL=16mA。由此可得出:第32頁，共77頁，2023年，2月20日，星期三

（2）拉電流負(fù)載。

NOH稱為輸出高電平時(shí)的扇出系數(shù)。產(chǎn)品規(guī)定IOH=0.4mA。由此可得出：

當(dāng)驅(qū)動(dòng)門輸出高電平時(shí)，電流從驅(qū)動(dòng)門拉出,流至負(fù)載門的輸入端。拉電流增大時(shí)，RC4上的壓降增大，會(huì)使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。第33頁，共77頁，2023年，2月20日，星期三扇入數(shù)-灌電流驅(qū)動(dòng)同類門的個(gè)數(shù)NOL=IOL（驅(qū)動(dòng)門）/IIL（負(fù)載門）扇出數(shù)-拉電流驅(qū)動(dòng)同類門的個(gè)數(shù)NOH=IOH（驅(qū)動(dòng)門）/IIH（負(fù)載門）一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。通常基本的TTL門電路扇出數(shù)約10，性能好的可達(dá)30-50第34頁，共77頁，2023年，2月20日，星期三開關(guān)速度1．TTL與非門提高工作速度的原理（1）采用多發(fā)射極三極管加快了存儲(chǔ)電荷的消散過程。第35頁，共77頁，2023年，2月20日，星期三

（2）采用了推拉式輸出級(jí)，輸出阻抗比較小，可迅速給負(fù)載電容充放電。第36頁，共77頁，2023年，2月20日，星期三5、TTL與非門傳輸延遲時(shí)間tpd導(dǎo)通延遲時(shí)間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。截止延遲時(shí)間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。與非門的傳輸延遲時(shí)間tpd是tPHL和tPLH的平均值。即

一般TTL與非門傳輸延遲時(shí)間tpd的值為幾納秒～十幾個(gè)納秒。第37頁，共77頁，2023年，2月20日，星期三6、功耗靜態(tài)功耗當(dāng)電路沒有轉(zhuǎn)換時(shí)的功耗，即與非門空載時(shí)電源總電流Icc與電源電壓Vcc的乘積。輸出低電平時(shí)的功耗：空載導(dǎo)通功耗Pon輸出高電平時(shí)的功耗：截止功耗Poff動(dòng)態(tài)功耗發(fā)生在狀態(tài)轉(zhuǎn)換瞬間，或電路中有電容性負(fù)載時(shí)如：TTL門電路約有5pF的輸入電容，由于電容的充放電過程，將增加電路的損耗對(duì)于TTL門電路，靜態(tài)功耗是主要的第38頁，共77頁，2023年，2月20日，星期三7、延時(shí)-功耗積一種綜合性指標(biāo)高速度、低功耗的數(shù)字電路（系統(tǒng)）DP=tpdPD

tpd是平均傳輸延遲時(shí)間PD是門電路的功耗對(duì)于TTL門電路，靜態(tài)功耗是主要的第39頁，共77頁，2023年，2月20日，星期三8、TTL集成門電路的封裝7400是一種典型的TTL與非門器件，內(nèi)部含有4個(gè)2輸入端與非門，共有14個(gè)引腳。引腳排列圖如圖所示。第40頁，共77頁，2023年，2月20日，星期三3.4.6TTL或非門、集電極開路門和三態(tài)門1、或非門第41頁，共77頁，2023年，2月20日，星期三2、補(bǔ)充TTL門電路的其他類型（1）．非門第42頁，共77頁，2023年，2月20日，星期三（2）．與或非門第43頁，共77頁，2023年，2月20日，星期三在工程實(shí)踐中，有時(shí)需要將幾個(gè)門的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱為線與。普通的TTL門電路不能進(jìn)行線與。為此，專門生產(chǎn)了一種可以進(jìn)行線與的門電路——集電極開路門。3、集電極開路門（OC門）第44頁，共77頁，2023年，2月20日，星期三OC門主要有以下幾方面的應(yīng)用：（2）實(shí)現(xiàn)電平轉(zhuǎn)換如右圖所示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動(dòng)器直接驅(qū)動(dòng)較大電流的負(fù)載。如圖是用來驅(qū)動(dòng)發(fā)光二極管的電路。

（1）實(shí)現(xiàn)線與邏輯功能第45頁，共77頁，2023年，2月20日，星期三得：（1）當(dāng)輸出低電平時(shí)，灌電流由一個(gè)BJT承擔(dān)的極限情況，RP具有限流作用，所以RP不能太小。RP為最小值時(shí)要保證輸出電壓為VOL（max），由OC門進(jìn)行線與時(shí)，外接上拉電阻RP的選擇：第46頁，共77頁，2023年，2月20日，星期三（2）當(dāng)輸出高電平時(shí)，雖然RP具有限流作用，但RP不能太大，因?yàn)殚T電路存在輸出、輸入電容和接線電容，RP的值越大，負(fù)載電容的充電時(shí)間常數(shù)越大，影響OC門的開關(guān)速度。RP為最大值時(shí)要保證輸出電壓為VOH（min），由得：RP（min）＜RP＜RP（max）第47頁，共77頁，2023年，2月20日，星期三4、三態(tài)輸出門（TSL）——與非門利用OC門實(shí)現(xiàn)了線與功能，但Rp取值受限，不能太小，于是影響了工作速度。省去了有源負(fù)載（電壓跟隨器）帶負(fù)載能力下降。三態(tài)與非門保持推拉式輸出級(jí)的優(yōu)點(diǎn)實(shí)現(xiàn)線與聯(lián)接具有三種狀態(tài)高電平低電平高阻態(tài)（截止態(tài)）第48頁，共77頁，2023年，2月20日，星期三（1）三態(tài)輸出門的結(jié)構(gòu)及工作原理當(dāng)EN=1時(shí)，G輸出為0，T4、T3都截止。這時(shí)從輸出端L看進(jìn)去，呈現(xiàn)高阻，稱為高阻態(tài)，或禁止態(tài)。當(dāng)EN=0時(shí)，G輸出為1，D1截止，相當(dāng)于一個(gè)正常的二輸入端與非門，稱為正常工作狀態(tài)。使能端低電平有效使能端高電平有效第49頁，共77頁，2023年，2月20日，星期三三態(tài)門在計(jì)算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用。（b）組成雙向總線，實(shí)現(xiàn)信號(hào)的分時(shí)雙向傳送。（2）三態(tài)門的應(yīng)用（a）組成單向總線，實(shí)現(xiàn)信號(hào)的分時(shí)單向傳送.課后作業(yè)：教材84頁2.4.7題第50頁，共77頁，2023年，2月20日，星期三TTL集成邏輯門電路系列簡(jiǎn)介1．74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進(jìn)一步提高了速度。如圖示。5．74LS系列——為低功耗肖特基系列。6．74AS系列——為先進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為先進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。第51頁，共77頁，2023年，2月20日，星期三3.4.7改進(jìn)型TTL門電路——抗飽和TTL電路抗飽和TTL電路是目前傳輸速度較高的一類TTL電路采用了肖特基勢(shì)壘二極管SBD鉗位方法來達(dá)到抗飽和的效果，一般稱為SBDTTL電路（簡(jiǎn)稱STTL電路）利用金屬（鋁）和（N型硅）半導(dǎo)體相接觸在交界形成勢(shì)壘二極管的工作特點(diǎn)：同PN結(jié)一樣具有單向?qū)щ娦裕ㄤX硅）。AL-SiSBD的導(dǎo)通閾值電壓較低，約0.4-0.5V，比普通硅PN結(jié)約低0.2V。勢(shì)壘二極管的導(dǎo)電機(jī)構(gòu)是多數(shù)載流子，因而電荷存儲(chǔ)效應(yīng)很小。第52頁，共77頁，2023年，2月20日，星期三肖特基TTL與非門的典型電路第53頁，共77頁，2023年，2月20日，星期三STTL門電路對(duì)基本TTL門電路的改進(jìn)T1、T2、T3加SBD鉗位電阻值減半二極管D和T4變成了T4和T5組成的復(fù)合管電路每個(gè)輸入端加肖特基二極管基本電路中的Re2（1KΩ）由T6和Rc6、Rb6的組合電路代替基于上述特點(diǎn)，STTL有較理想的傳輸特性與基本TTL與非門電路的傳輸特性曲線相比，其C點(diǎn)不存在了，從B點(diǎn)直接下降到D點(diǎn)，傳輸特性變化非常陡直。第54頁，共77頁，2023年，2月20日，星期三3.5射極耦合邏輯門電路將TTL門由飽和型改成非飽和型，才能從根本上提高電路開關(guān)速度。分析教材58頁圖2.5.1的ECL門基本電路輸入都為低輸入有高時(shí)ECL門基本邏輯功能可同時(shí)具備或非/或輸出，稱為互補(bǔ)邏輯輸出ECL門工作特點(diǎn)BJT工作在截止區(qū)或放大區(qū)，避免因工作在飽和狀態(tài)而產(chǎn)生的存儲(chǔ)電荷問題邏輯電平的電壓擺幅小，集電極輸出電壓變化小，利于電路轉(zhuǎn)換，可采用很小的集電極電阻，輸出回路時(shí)間常數(shù)小第55頁，共77頁，2023年，2月20日，星期三3.6 CMOS邏輯門電路與TTL電路比較在TTL后開發(fā)的廣泛應(yīng)用的數(shù)字集成器件性能可能會(huì)超越TTL而成為占主導(dǎo)地位的邏輯器件工作速度可比功耗和抗干擾能力更優(yōu)幾乎所有超大規(guī)模存儲(chǔ)器件，以及PLD器件都采用CMOS工藝制造，且費(fèi)用較低第56頁，共77頁，2023年，2月20日，星期三1．邏輯關(guān)系：（設(shè)VDD＞（VTN+|VTP|），且VTN=|VTP|）（1）當(dāng)Vi=0V時(shí)，TN截止，TP導(dǎo)通。輸出VO≈VDD。（2）當(dāng)Vi=VDD時(shí)，TN導(dǎo)通，TP截止，輸出VO≈0V。3.6

.1

CMOS反相器CMOS邏輯門電路是由N溝道MOSFET和P溝道MOSFET互補(bǔ)而成。第57頁，共77頁，2023年，2月20日，星期三（1）當(dāng)Vi＜2V，TN截止，TP導(dǎo)通，輸出Vo≈VDD=10V。（2）當(dāng)2V＜Vi＜5V，TN工作在飽和區(qū)，TP工作在可變電阻區(qū)。（3）當(dāng)Vi=5V，兩管都工作在飽和區(qū)，

Vo=（VDD/2）=5V。（4）當(dāng)5V＜Vi＜8V，

TP工作在飽和區(qū)，

TN工作在可變電阻區(qū)。（5）當(dāng)Vi＞8V，TP截止，

TN導(dǎo)通，輸出Vo=0V?？梢姡?/p>

CMOS門電路的閾值電壓

Vth=VDD/22．電壓傳輸特性：（設(shè):VDD=10V，VTN=|VTP|=2V）第58頁，共77頁，2023年，2月20日，星期三3．工作速度由于CMOS非門電路工作時(shí)總有一個(gè)管子導(dǎo)通，所以當(dāng)帶電容負(fù)載時(shí)，給電容充電和放電都比較快。CMOS非門的平均傳輸延遲時(shí)間約為10ns。第59頁，共77頁，2023年，2月20日，星期三2、CMOS或非門3.6.2CMOS門電路1、CMOS與非門第60頁，共77頁，2023年，2月20日，星期三后級(jí)為與或非門，經(jīng)過邏輯變換，可得：3、CMOS異或門電路由兩級(jí)組成，前級(jí)為或非門，輸出為第61頁，共77頁，2023年，2月20日，星期三4、帶緩沖級(jí)的門電路（不講）

為了穩(wěn)定輸出高低電平，可在輸入輸出端分別加反相器作緩沖級(jí)。下圖所示為帶緩沖級(jí)的二輸入端與非門電路。

L=第62頁，共77頁，2023年，2月20日，星期三當(dāng)EN=1時(shí)，TP2和TN2同時(shí)截止，輸出為高阻狀態(tài)。所以，這是一個(gè)低電平有效的三態(tài)門。5、CMOS三態(tài)門（不講）工作原理：當(dāng)EN=0時(shí)，TP2和TN2同時(shí)導(dǎo)通，為正常的非門，輸出第63頁，共77頁，2023年，2月20日，星期三3.6.3BiCMOS反相器雙極型CMOS或BiCMOS的特點(diǎn)利用了雙極型器件的速度優(yōu)勢(shì)利用了MOSFET的低功耗優(yōu)勢(shì)1、BiCMOS反相器教材67頁圖2.6.10基本的BiCMOS反相器電路2、BiCMOS門電路教材67頁圖2.6.112輸入端或非門電路第64頁，共77頁，2023年，2月20日，星期三3.6.4CMOS傳輸門工作原理：（設(shè)兩管的開啟電壓VTN=|VTP|）（1）當(dāng)C接高電平VDD，接低電平0V時(shí)，若Vi在0V～VDD的范圍變化，至少有一管導(dǎo)通，相當(dāng)于一閉合開關(guān)，將輸入傳到輸出，即Vo=Vi。（2）當(dāng)C接低電平0V，接高電平VDD，Vi在0V～VDD的范圍變化時(shí)，TN和TP都截止，輸出呈高阻狀態(tài)，相當(dāng)于開關(guān)斷開。第65頁，共77頁，2023年，2月20日，星期三3.6.5CMOS邏輯門電路的技術(shù)參數(shù)1．CMOS邏輯門電路的系列（1）基本的CMOS——4000系列。（2）高速的CMOS——HC系列。（3）與TTL兼容的高速CMOS——HCT系列。第66頁，共77頁，2023年，2月20日，星期三2．CMOS邏輯門電路主要參數(shù)的特點(diǎn)（1）VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大。（2）閾值電壓Vth約為VDD/2。（3）CMOS非門的關(guān)門電平VOFF為0.45VDD，開門電平VON為0.55VDD。因此，其高、低電平噪聲容限均達(dá)0.45VDD。（4）CMOS電路的功耗很小，一般小于1mW/門；（5）因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，可達(dá)50。第67頁，共77頁，2023年，2月20日，星期三所以輸出為低電平。一、NMOS門電路1．NMOS非門3.7NMOS邏輯門電路邏輯關(guān)系：（設(shè)兩管的開啟電壓為VT1=VT2=4V，且gm1＞＞gm2）（1）當(dāng)輸入Vi為高電平8V時(shí)，T1導(dǎo)通，T2也導(dǎo)通。因?yàn)間m1＞＞gm2，所以兩管的導(dǎo)通電阻RDS1＜＜RDS2，輸出電壓為：

第68頁，共77頁，2023年，2月20日，星期三（2）當(dāng)輸入Vi為低電平0V時(shí)，T1截止，T2導(dǎo)通。所以輸出電壓為VOH=VDD-VT=8V，即輸出為高電平。所以電路實(shí)現(xiàn)了非邏輯。2．NMOS門電路（1）與非門（2）或非門第69頁，共77頁，2023年，2月20日，星期三3.8正負(fù)邏輯問題正負(fù)邏輯的規(guī)定有兩種邏輯體制：正邏輯與負(fù)邏輯

正邏輯體制規(guī)定：高電平為邏輯1，低電平為邏輯0。

負(fù)邏輯體制規(guī)定：低電平為邏輯1，高電平為邏輯0。正負(fù)邏輯的等效變換與非或非與非非非第70頁，共77頁，2023年，2月20日，星期三3.9邏輯門電路使用中的幾個(gè)實(shí)際問題3.9.1各種門電路之間的接口問題TTL與CMOS器件之間的接口問題

兩種不同類型的集成電路相互連接，驅(qū)動(dòng)門必須要為負(fù)載門提供符合要求的高低電平和足夠的輸入電流，即要滿足下列條件：

驅(qū)動(dòng)門的VOH（min）≥負(fù)載門的VIH（min）驅(qū)動(dòng)門的VOL（max）≤負(fù)載門的VIL（max