直接數(shù)字頻率合成的FPGA實(shí)現(xiàn)畢業(yè)論文

山東科技大學(xué)學(xué)士學(xué)位論文摘要學(xué)士學(xué)位論文直接數(shù)字頻率合成的FPGA實(shí)現(xiàn)作者姓名：導(dǎo)師姓名：專業(yè)名稱：生物醫(yī)學(xué)工程所在學(xué)院：信息與電氣工程學(xué)院山東科技大學(xué)2006年6月摘要直接數(shù)字頻率(DDS)合成技術(shù)在通信、測控等領(lǐng)域中使用越來越廣泛。本文介紹了一種基于FPGA芯片EP1C12Q240C8控制的DDS信號發(fā)生器。本文在詳細(xì)介紹了直接數(shù)字頻率合成技術(shù)的工作原理、電路結(jié)構(gòu)、設(shè)計(jì)的思路和實(shí)現(xiàn)方法以及數(shù)字信號的調(diào)制原理的基礎(chǔ)上。利用FPGA芯片及D/A轉(zhuǎn)換器,使用FPGA開發(fā)軟件QuartusII，采用直接數(shù)字頻率(DDS)合成技術(shù),設(shè)計(jì)實(shí)現(xiàn)了一個(gè)頻率1Hz～10MHz步進(jìn)可調(diào)、相位可控的正弦信號發(fā)生器，并在此基礎(chǔ)上實(shí)現(xiàn)了AM、FM、FSK、ASK、PSK等多種信號發(fā)生。系統(tǒng)采用液晶顯示并通過鍵盤進(jìn)行設(shè)置各種信號功能及參數(shù)。經(jīng)過設(shè)計(jì)和電路測試,輸出波形達(dá)到了技術(shù)要求,控制靈活、性能較好,也證明了基于FPGA的DDS設(shè)計(jì)的可靠性和可行性。關(guān)鍵字：直接數(shù)字頻率合成（DDS），現(xiàn)場可編程門陣列（FPGA），數(shù)字調(diào)制，正弦波信號發(fā)生器ABSTRACTTodaythetechniqueofdirectdigitalfrequencysynthesisiswidelyusedinmanyfields,suchascommunication,remotecontroletc.ThistextintroducesakindofSineWavegeneratorwhichiscontrolledbytheFPGAchipEP1C12Q240C8.Thisarticledescribestheprinciplework,electriccircuitstructureofdirectdigitalfrequencysynthesis,designthoughts,implementmethodsandprincipleofdigitalsignalmodulate.WeimplementaSineWavegeneratorwhichcanbeadjustedwithastepof1Hz～10MHzbyusingFPGAandD/AinQuartusII.ItcanbemodulatedbyAM、FM、FSK、ASK、PSK.Themodesandparameterscanbesettledbythekeyboard,andalsobeshownontheLCD.Theoutputwaveformbytestingfulfilltherequirements.Thesystemiseasilycontrolledandhighperformance.ItisprovedthatthedesignbasedonFPGAwithDDSisdependableandfeasible.Keywords:DirectDigitalFrequencySynthesis(DDS),FieldProgramableGateArray(FPGA),DigitalModulateTechnology,SineWaveGenerator山東科技大學(xué)學(xué)士學(xué)位論文目錄PAGE目錄1.緒論………………………11.1直接數(shù)字頻率合成的發(fā)展…………11.2DDS的基本原理………21.3設(shè)計(jì)任務(wù)……………42.方案論證.…………………52.1方案比較………………52.2方案選擇………………63.硬件設(shè)計(jì)…………………93.1DDS模塊設(shè)計(jì)…………93.2濾波器模塊設(shè)計(jì)……………………143.3高速D/A轉(zhuǎn)換模塊設(shè)計(jì)……………163.4電源模塊設(shè)計(jì)………183.5液晶模塊接口設(shè)計(jì)…………………193.6調(diào)制模塊……………214.軟件部分…………………254.1設(shè)計(jì)語言和設(shè)計(jì)環(huán)境………………254.2軟件編寫……………284.3調(diào)制…………………304.4鍵盤設(shè)定……………374.5液晶顯示模塊………385.結(jié)論………………………39 5.1測試…………………39 5.2小結(jié)…………………43參考文獻(xiàn)……………………44致謝詞………………………45附錄…………46 附錄1英文原文及翻譯…………………46 附錄2軟件程序…………67PAGE851緒論隨著電子技術(shù)的發(fā)展，很多應(yīng)用領(lǐng)域?qū)π盘栴l率的穩(wěn)定性要求越來越高，而且不僅需要單一的固定頻率，還需要多種頻率。為了解決既要頻率穩(wěn)定、準(zhǔn)確，又要頻率能在較大范圍內(nèi)變化的問題，而產(chǎn)生了頻率合成技術(shù)。頻率合成技術(shù)是在實(shí)際應(yīng)用中產(chǎn)生，又是在實(shí)踐中不斷改進(jìn)的。頻率合成(FS)的方法很多，按其工作模式可以分為：模擬合成和數(shù)字合成兩種；按其實(shí)現(xiàn)的手段可以大致分為：直接合成和鎖相環(huán)合成兩種。目前應(yīng)用較多的頻率合成方式主要有：直接模擬合成、鎖相環(huán)合成(PLL，phaseLockedLoop)和直接數(shù)字合成(DDS，DigitalDirectSynthesis)。而直接數(shù)字頻率合成(DDS)則是近年來隨著數(shù)字集成電路和微電子技術(shù)的快速發(fā)展而迅速興起的一種新的頻率合成技術(shù)。它將先進(jìn)的數(shù)字信號處理(DSP，DigitalSignalProcessing)理論和方法引入到頻率合成領(lǐng)域中，從而有效解決許多模擬合成技術(shù)無法解決的問題。直接數(shù)字頻率合成的興起也標(biāo)志著第三代頻率合成技術(shù)的形成。隨著數(shù)字信號處理和集成電路技術(shù)的發(fā)展，直接數(shù)字頻率合成(DDS)應(yīng)用也越來越廣泛。DDS具有相對帶寬大、相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時(shí)間短、輸出相位連續(xù)、可以實(shí)現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點(diǎn)。由于模擬調(diào)相方法具有產(chǎn)生性差、調(diào)試不方便、調(diào)制控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來越普遍。1.1直接數(shù)字頻率合成的發(fā)展數(shù)字技術(shù)的飛速發(fā)展，使頻率合成技術(shù)也躍上了一個(gè)新的臺階。1971年，美國學(xué)者J.Tierney和B.Gold提出了以全數(shù)字技術(shù)從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成原理。限于當(dāng)時(shí)的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。近年來，隨著數(shù)字技術(shù)的發(fā)展以及器件制作工藝水平的提高，直接數(shù)字式頻率合成(DDS)得到了飛速的發(fā)展，它在工作頻率范圍、頻率轉(zhuǎn)換速度、頻率分辯力、相位連續(xù)性、正交輸出以及易集成化方面的性能都超越了傳統(tǒng)的頻率合成器所能達(dá)到的水平，使頻率合成技術(shù)大大地前進(jìn)了一步。DDS是用數(shù)字控制方法從一個(gè)標(biāo)準(zhǔn)參考頻率源產(chǎn)生多種頻率的技術(shù)，它是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。DDS在相對帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性，正交輸出、分辨率以及集成化等一系列性能指標(biāo)力一面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。本次設(shè)計(jì)是研究DDS的實(shí)現(xiàn)及應(yīng)用。1.2DDS的基本原理直接數(shù)字頻率合成(DDS)是采用數(shù)字化技術(shù)，通過控制頻率控制字直接產(chǎn)生所需的各種不同頻率信號。DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形[3]。DDS的結(jié)構(gòu)有很多種，其基本的電路組成主要由參考頻率源、相位累加器、正弦ROM表、D/A轉(zhuǎn)換器和濾波器等，基本的電路原理可用圖1.1來表示。參考時(shí)鐘fs由一個(gè)高穩(wěn)定的晶體振蕩器產(chǎn)生，用它來驅(qū)動(dòng)整個(gè)合成器的各個(gè)組成部分。相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成，圖1.1DDS原理框圖類似于一個(gè)簡單的計(jì)數(shù)器。每來一個(gè)時(shí)鐘脈沖fs，加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以便加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，頻率控制字k和參考時(shí)鐘的關(guān)系就決定了DDS的輸出頻率[4]。DDS的工作過程如圖1.2所示。在參考時(shí)鐘fs的控制下，頻率控制字圖1.2DDS基本工作流程圖k送入相位累加器。用相位累加器的輸出作為正弦查找表的查找地址對正弦ROM表進(jìn)行查找。ROM表中的每個(gè)地址代表一個(gè)周期的正弦波的一個(gè)相位點(diǎn)，每個(gè)相位點(diǎn)對應(yīng)一個(gè)量化振幅值。因此，這個(gè)查找表相當(dāng)于一個(gè)相位/振幅變換器，它將相位累加器的相位信息映射成數(shù)字振幅信息。查找后的數(shù)據(jù)再經(jīng)過D/A轉(zhuǎn)換器得到相應(yīng)的階梯波；最后通過低通濾波器對階梯波進(jìn)行平滑、濾波處理，即可得到由頻率控制字決定的連續(xù)變化的輸出正弦波[5]。1.3設(shè)計(jì)任務(wù)本次設(shè)計(jì)的任務(wù)是利用可編程邏輯器件PFGA完成一個(gè)可實(shí)現(xiàn)模擬信號數(shù)字化調(diào)制的DDS系統(tǒng)，實(shí)現(xiàn)了頻率合成技術(shù)、頻率調(diào)制、相位調(diào)制、幅度條制技術(shù)和FPGA編程技術(shù)的結(jié)合。此設(shè)計(jì)利用AD轉(zhuǎn)換，實(shí)現(xiàn)模擬信號的數(shù)字化，再利用該數(shù)字化的數(shù)據(jù)控制DDS系統(tǒng)的頻率控制字，從而實(shí)現(xiàn)頻率調(diào)制。另外，本次設(shè)計(jì)使用Altera公司的FPGA器件，利用其內(nèi)嵌陣列塊(EAB)實(shí)現(xiàn)ROM的功能。使用的FPGA開發(fā)軟件是QuartusII，在軟件編程中解決不同的調(diào)制方式的選擇和實(shí)現(xiàn)。系統(tǒng)頻率實(shí)現(xiàn)1Hz～10MHz可調(diào)，步進(jìn)達(dá)到了1Hz；完成了調(diào)幅、調(diào)頻、4PSK、4ASK、4FSK調(diào)制和正弦波輸出的功能。山東科技大學(xué)學(xué)士學(xué)位論文方案論證2方案論證設(shè)計(jì)任務(wù)要求：產(chǎn)生0~10MHz的正弦波，并在正弦波的基礎(chǔ)上進(jìn)行調(diào)制，輸出相應(yīng)的波形。2.1方案比較2.1.1采用低頻正弦波DDS單片電路的解決方案MicroLinear公司的電源管理事業(yè)部推出低頻正弦波DDS單片電路ML2035以其價(jià)格低廉、使用簡單得到廣泛應(yīng)用。ML2035特性：(1)輸出頻率為直流到25kHz，在時(shí)鐘輸入為12.352MHz時(shí)頻率分辨率可達(dá)到1。5Hz(-0.75～+0.75Hz)，輸出正弦波信號的峰-峰值為Vcc；(2)高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；(3)兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；(4)增益誤差和總諧波失真很低。2.1.2使用專用DDS芯片專用DDS芯片是高度集成化的芯片，能產(chǎn)生和輸出高穩(wěn)定度的頻率、相位、可編程的正弦、余弦信號，能用于頻率合成器、可編程時(shí)鐘發(fā)生器、雷達(dá)和掃頻系統(tǒng)的掃頻源以及有關(guān)的測試儀器等之中[6]。AD9857的主要技術(shù)特性包括：最高為200MHz的內(nèi)部時(shí)鐘速度，并且集成了帶有鎖定指示器的4～20倍的時(shí)鐘倍頻，可以提供高精度的系統(tǒng)時(shí)鐘；14b的數(shù)據(jù)通道；80dB窄帶無雜散信號動(dòng)態(tài)范圍；4種可編程的、引腳可選的信號模式；單引腳節(jié)電功能；具有FSK調(diào)制功能；反SINC功能，在DAC變換之前恢復(fù)出理想的信號包絡(luò)；32b的DDS；8b的輸出增益控制；10MHz串口，2線或3線SPI兼容；3.3V電源工作，工作溫度為-40～+85℃。AD9854有五種工作模式，可通過對控制寄存器中三位模式位的設(shè)置來選擇。這五種模式分別為單頻模式(Single-Tone)，無過渡頻移鍵控模式(UnrampedFSK)，過渡頻移鍵控模式(rampedFSK)，CHIRP和BPSK模式。采用單片機(jī)控制AD9854芯片，通過鍵盤控制，在液晶上顯示參數(shù)。2.1.3使用FPGA編程實(shí)現(xiàn)DDS采用FPGA現(xiàn)場可編程邏輯門陣列進(jìn)行軟件編寫用于實(shí)現(xiàn)直接數(shù)字頻率合成。DDS技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。可編程邏輯器件以其速度高、規(guī)模大、可編程，以及有強(qiáng)大EDA軟件支持等特性，十分適合實(shí)現(xiàn)DDS技術(shù)。Altera是著名的PLD生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。Altera的PLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此Altera的產(chǎn)品獲得了廣泛的應(yīng)用。Altera的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為Classic系列、MAX(MultipleArrayMatrix)系列、FLEX(FlexibleLogicElementMatrix)系列、APEX(AdvancedLogicElementMatrix)系列、ACEX系列、Stratix系列以及Cyclone等[14]。2.2方案選擇方案一中的ML2035生成的頻率較低(0～25KHz)，一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。如用2片ML2035產(chǎn)生多頻互控信號，并與AMS3104(多頻接收芯片)或ML2031/2032(音頻檢波器)配合，制作通信系統(tǒng)中的收發(fā)電路等?？删幊陶也òl(fā)生器芯片ML2035設(shè)計(jì)巧妙，具有可編程、使用方便、價(jià)格低廉等優(yōu)點(diǎn)，應(yīng)用范圍廣泛。很適合需要低成本、高可靠性的低頻正弦波信號的場合。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻率可達(dá)500KHz。但是采用此芯片設(shè)計(jì)的輸出頻率低(0~25KHz)，遠(yuǎn)達(dá)不到設(shè)計(jì)要求的性能指標(biāo)及功能。因此放棄使用方案一。方案二中雖然專用DDS芯片的功能比較多，但控制方式卻是固定的，系統(tǒng)速度較低。而且專有芯片的頻率固定，并不靈活。且價(jià)格較為昂貴，不能夠滿足我們這次設(shè)計(jì)所要達(dá)到的目的。因此放棄使用方案二。方案三是基于FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器。這種方法更具優(yōu)點(diǎn)，有著靈活的接口和控制方式、較短的轉(zhuǎn)換時(shí)間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點(diǎn)[7]。(1)輸出頻率相對帶寬較寬

輸出頻率帶寬為50%fs(理論值)。但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對輸出信號雜散的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fs。(2)頻率轉(zhuǎn)換時(shí)間短

DDS是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上，在DDS的頻率控制字改變之后，需經(jīng)過一個(gè)時(shí)鐘周期之后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此，頻率轉(zhuǎn)換的時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。DDS的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個(gè)數(shù)量級。

(3)頻率分辨率極高

若時(shí)鐘Fclk的頻率不變，DDS的頻率分辨率就由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1Hz或者更小。(4)相位變化連續(xù)

改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其相位發(fā)生了突變，因而保持了信號相位的連續(xù)性。

(5)輸出波形的靈活性

只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，從而很容易的進(jìn)行FSK、PSK和ASK等調(diào)制。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲器分別存放正弦和余弦函數(shù)表時(shí)，既可得到正交的兩路輸出。(6)其他優(yōu)點(diǎn)

由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。

根據(jù)設(shè)計(jì)要求通過比較，應(yīng)當(dāng)采用第三種方案，基于FPGA實(shí)現(xiàn)DDS(直接數(shù)字頻率合成)，與單片機(jī)相配合，實(shí)現(xiàn)本次設(shè)計(jì)要求。山東科技大學(xué)學(xué)士學(xué)位論文硬件設(shè)計(jì)3硬件設(shè)計(jì)整個(gè)為系統(tǒng)分為主控模塊FPGA模塊、高速D/A轉(zhuǎn)換模塊、濾波電路、液晶顯示、鍵盤、電源等幾部分。系統(tǒng)結(jié)構(gòu)如圖3.1所示：圖3.1系統(tǒng)結(jié)構(gòu)圖3.1DDS模塊設(shè)計(jì)3.1.1FPGA的結(jié)構(gòu)與特性FPGA是英文FieldProgrammable

Gate

Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[8]。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA(Logic

Cell

Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable

Logic

Block)、輸出輸入模塊IOB(Input

Output

Block)和內(nèi)部連線(Interconnect)三個(gè)部分[8]。FPGA的基本特點(diǎn)主要有：(1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要芯片生產(chǎn)，就能得到專用的芯片。

(2)FPGA可做成其它全定制或半定制ASIC電路的中試樣片。(3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。(4)FPGA設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件。(5)FPGA采用高速CHMOS工藝，功耗低，可與CMOS等電平兼容。FPGA是由存放在片內(nèi)RAM中的程序和鍵盤共同來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。Altera是著名的PLD生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。Altera的PLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此Altera的產(chǎn)品獲得了廣泛的應(yīng)用。Altera的產(chǎn)品有多個(gè)系列，按照推出的先后順序依次為Classic系列、MAX(MultipleArrayMatrix)系列、FLEX(FlexibleLogicElementMatrix)系列、APEX(AdvancedLogicElementMatrix)系列、ACEX系列、Stratix系列以及Cyclone等。設(shè)計(jì)采用Cyclone系列的FPGA芯片(EP1C12Q240C8)設(shè)計(jì)DDS電路。Altera公司推出的Cyclone系列芯片為基于1.5V，0.33mm，SRAM工藝的現(xiàn)場可編程門陣列，其邏輯資源豐富，邏輯單元數(shù)量最大可達(dá)20060個(gè)，內(nèi)置M4K存儲塊，最大RAM可達(dá)288KB。高性能Cyclone器件采用四輸入查找表(LUT)和嵌入式陣列塊(EAB)相結(jié)合的結(jié)構(gòu)，特別適合用于實(shí)現(xiàn)復(fù)雜邏輯功能和存儲功能。靈活的內(nèi)部連接快速、可預(yù)測連線延時(shí)的快速通道(fasttrack)連續(xù)式布線結(jié)構(gòu)；實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器的專用進(jìn)位鏈；實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專用級聯(lián)鏈。FPGA內(nèi)部結(jié)構(gòu)如圖3.2所示。圖3.2內(nèi)部結(jié)構(gòu)圖3.1.2基于FPGA設(shè)計(jì)的DDS系統(tǒng)DDS電路一般包括系統(tǒng)時(shí)鐘、相位累加器、相位調(diào)制器、ROM查找表、D/A轉(zhuǎn)換器和低通濾波器(LPF)。輸入的頻率控制字(X)稱為相位步進(jìn)量，簡稱步長，作為相位累加器的增量；輸入的相位控制字通過相位調(diào)制器來設(shè)置正弦波的初始相位；系統(tǒng)時(shí)鐘則對相位累加器、相位調(diào)制器和D/A轉(zhuǎn)換器提供時(shí)序控制。結(jié)構(gòu)圖如圖3.3所示。圖3.3結(jié)構(gòu)圖相位累加器是DDS系統(tǒng)的核心。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對頻率控制字的2進(jìn)制代碼進(jìn)行累加運(yùn)算，是典型的反饋電路。在每個(gè)系統(tǒng)時(shí)鐘沿Fclk的控制下，N位加法器將頻率控制字X與累加寄存器輸出的相位數(shù)據(jù)相加，把相加后的結(jié)果再送至累加寄存器，累加寄存器中新的相位數(shù)據(jù)既反饋到加法器的輸入端，以使加法器在下一Fclk時(shí)鐘周期中繼續(xù)與頻率控制字X相加，同時(shí)累加寄存器的高M(jìn)位數(shù)值作為查找ROM表中取樣數(shù)據(jù)的地址值。為了充分發(fā)揮DDS的優(yōu)越性，一般累加器的位數(shù)都比較大，頻率字可控制DDS的輸出頻率，可根據(jù)需要來設(shè)定。寄存器的作用是保證當(dāng)頗率字改變時(shí)不會(huì)干擾相位累加器的工作，并且使輸出的地址值相對穩(wěn)定。ROM查找表中儲存著一個(gè)完整周期的正弦波幅度信息，通過取得的采樣地址值進(jìn)行查表，從ROM表中輸出相應(yīng)的波形采樣數(shù)據(jù)(Fout)，送入D/A轉(zhuǎn)換器，DAC輸出階梯波形，再通過低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成符合要求的模擬波形。在利用FPGA設(shè)計(jì)DDS電路時(shí)，累加器是決定DDS性能的關(guān)鍵部分。在累加器的設(shè)計(jì)中，要解決的主要難題是設(shè)法提高工作速度，盡管在Cyclone芯片的宏單元庫中包括了16～32位的加法器，用它們可容易實(shí)現(xiàn)高達(dá)32位的相位累加，但當(dāng)工作頻率較高時(shí)，這種方法是不可取的，因?yàn)槠漭^大的延時(shí)不能滿足速度要求。因此，在設(shè)計(jì)累加器時(shí)，一方面，小的累加器利用器件本身的進(jìn)位得到快速、高效的電路；另一方面，采用先進(jìn)的流水線技術(shù)，通過把一個(gè)時(shí)鐘周期內(nèi)完成的邏輯操作分成幾步小的操作，并插入幾個(gè)時(shí)鐘周期來提高系統(tǒng)的數(shù)據(jù)通過率。本電路的核心是一個(gè)正弦查找表，正弦查找表主要完成相位序列(相位碼)向幅度序列(幅度碼)的轉(zhuǎn)換。這里，用ROM構(gòu)造一個(gè)查找表。如果把相位碼作為ROM的地址，只要在該地址中存儲相應(yīng)的正弦波幅度作為數(shù)據(jù)，就可通過相位碼尋址ROM，輸出正弦函數(shù)。ROM的地址位數(shù)address和數(shù)據(jù)位數(shù)q越長，輸出的精度就越高。其中步長的概念即為對數(shù)字波形查表的相位增量，由累加器對相位增量進(jìn)行累加，每個(gè)時(shí)鐘周期產(chǎn)生的累加器的高M(jìn)位數(shù)值作為查表地址值，兩個(gè)查表周期之間就存在一個(gè)相位增量，當(dāng)相位累加器加滿時(shí)就會(huì)產(chǎn)生一次溢出，即相位寄存器每經(jīng)過2N/X個(gè)Fclk時(shí)鐘周期后回到初始狀態(tài)，相應(yīng)的ROM查找表經(jīng)過一個(gè)循環(huán)回到初始位置，整個(gè)DDS系統(tǒng)輸出一個(gè)正弦波，這樣就完成了一個(gè)波形采樣值的查表和輸出，這個(gè)周期就是DDS產(chǎn)生波形的一個(gè)頻率周期。3.2濾波器模塊設(shè)計(jì)3.2.110MHz低通濾波使用芯片LT6600-10設(shè)計(jì)10MHz的濾波器[9]?？赏ㄟ^兩個(gè)外部電阻來設(shè)置差分增益：可調(diào)輸出共模電壓；采用3伏、±5伏電壓；具有10MHz的截止頻率的0.5dB波紋四階低通濾波器；低失真；全差分輸入和輸出。IN-和IN+(引腳1、8)：輸入引腳。VOCM(引腳2)：用于二階濾波器的DC共?；鶞?zhǔn)電壓。V+和V-(引腳3、6)：電源引腳。OUT和OUT(引腳4、5)輸出引腳。VMID(引腳7)：在內(nèi)部給引腳施加大小為電源電壓一半的偏電壓。圖3.4濾波電路圖圖3.4為這次設(shè)計(jì)使用的濾波電路，把需要濾波信號耦合到LT6600-10中，輸入位單端信號，AC耦合允許對具有任意共模電平的單端或差分信號進(jìn)行處理。0.1μF的耦合電容器和402Ω的增益設(shè)置電阻器形成了一個(gè)高通濾波器，衰減4KHz一下的信號。從輸入端輸入一個(gè)正弦波進(jìn)入芯片，經(jīng)過濾波后波形更加平滑，減少毛刺。理論上波形濾波對比如圖3.5所示：圖3.5濾波前后對比圖3.2.21MHz/500KHz的濾波器使用芯片LCT1560-1設(shè)計(jì)的濾波電路[16]。LCT1560-1芯片具有開關(guān)選擇，可以在1MHz或者500KHz中進(jìn)行選擇；信噪比為75dB；通頻帶紋波誤差微正負(fù)0.3dB；不需要外部結(jié)構(gòu)器件。采用的濾波電路圖如圖3.6所示圖3.6濾波電路原理圖FPGA輸出的波形送入選擇電路，如果波形的頻率小于1MHz，自動(dòng)從芯片LTC1560-1的輸入端進(jìn)入濾波電路。濾波電路自動(dòng)判斷，如果是小于1MHz大于500KHz的頻率，選擇開關(guān)自動(dòng)打到負(fù)5伏電源上；如果頻率小于500KHz大于100KHz，開關(guān)自動(dòng)選擇連接正5伏電源。然后通過濾波電路進(jìn)行濾波。3.2.3100KHz濾波電路使用芯片LTC1064-4設(shè)計(jì)100KHz的濾波電路。LTC1064-4芯片為雙列14引腳的封裝；80dB或者更高的衰減率；50：1的時(shí)鐘頻率與輸出頻率比值，100：1的時(shí)鐘頻率與輸出頻率比值；工作電壓在-8伏到8伏之間。INVC，COMP1，INVA，COMP2(1、6、7、13引腳)：在輸入波形頻率大于20MHz時(shí)，為了獲得最小和中斷頻率的響應(yīng)，應(yīng)當(dāng)加頻率補(bǔ)償。VIN，VOUT(2、9引腳)：引腳2要求加一個(gè)12千歐的電阻用于使輸入電流取反。引腳9為輸出引腳，輸出或接收電壓負(fù)載3毫安或1安的基本電流。AGND(3、5引腳)：接地。V+和V-(4、12引腳)：輸入電壓。設(shè)計(jì)的濾波電路為圖3.7所示：圖3.7濾波電路圖3.3高速D/A轉(zhuǎn)換模塊設(shè)計(jì)THS5651A是一個(gè)10位的數(shù)字模擬轉(zhuǎn)換器，尤其是對有線、無線系統(tǒng)的傳輸達(dá)到最優(yōu)化。這個(gè)10位低功耗CMOS數(shù)模轉(zhuǎn)換器是一系列高速通訊數(shù)模轉(zhuǎn)換器的一種。THS5651A工作在4.5V到5.5V的電壓范圍內(nèi)。其固有低功耗只需175兆瓦，適用于便攜式產(chǎn)品和低功耗設(shè)計(jì)。芯片邊緣觸發(fā)采用輸入閉環(huán)和1.2V的溫度補(bǔ)償，以提供一種完整的DAC單片集成電路解決方案，支持3V和5.5V的CMOS邏輯門陣。極小的數(shù)據(jù)輸入設(shè)定和持續(xù)時(shí)間，提供了一個(gè)簡單的接口與外在邏輯連接。THS5651支持一個(gè)直接二進(jìn)制和雙字格式輸入，可以靈活的與數(shù)字信號處理器連接。THS5651A提供名義上的全方位的微分輸出電流20mA和大于300毫瓦的輸出阻抗，同時(shí)支持單一和微分應(yīng)用。在不嚴(yán)重影響工作效果的狀態(tài)下，芯片上的可調(diào)基準(zhǔn)控制放大器可以允許用戶把輸出電流在2mA到20mA內(nèi)調(diào)整。這樣可以降低系統(tǒng)的功率消耗，并且可以提供20dB的控制增益。作為選擇，外部引用電壓和控制放大器可以被應(yīng)用為DAC乘法器。輸出電壓的范圍是1.25V。當(dāng)轉(zhuǎn)換數(shù)率可高達(dá)每秒125M時(shí)，THS5651A可具有非常好的AC和DC轉(zhuǎn)換的特性。高速D/A轉(zhuǎn)換的設(shè)計(jì)電路如圖3.9所示圖3.9高速D/A轉(zhuǎn)換3.4電源模塊設(shè)計(jì)電源設(shè)計(jì)采用降壓型開關(guān)穩(wěn)壓器芯片LM2576[10]，具有非常小的電壓調(diào)整率和電流調(diào)整率，且能夠提供3A的負(fù)載驅(qū)動(dòng)。LM2576系列有3.3V、5V、12V三種固定輸出電壓版本和一個(gè)輸出電壓可調(diào)(ADJ)的版本。LM2576系列的外圍元件少，應(yīng)用簡單，內(nèi)置頻率補(bǔ)償電路和固定頻率振蕩器。LM2576系列的開關(guān)頻率為52KHz，可以使用小尺寸的濾波元件。在規(guī)定輸入電壓和輸出負(fù)載的條件下，LM2576系列的輸出電壓容差為±4％，振蕩頻率的容差為±15％。LM2576系列的待機(jī)電流為75μA(典型值)，內(nèi)置兩級過流保護(hù)電路和過熱保護(hù)電路。設(shè)計(jì)使用的電路如圖3.8所示。圖3.8電源原理圖3.5液晶模塊接口設(shè)計(jì)液晶采用240128A的一種圖形點(diǎn)陣液晶顯示器，它由控制器T6963C、行驅(qū)動(dòng)器/列驅(qū)動(dòng)器及240×128全點(diǎn)陣液晶顯示器組成?？赏瓿蓤D形顯示，也可以顯示15×8個(gè)(16×16點(diǎn)陣)漢字。其主要技術(shù)參數(shù)和性能如下：·電源：VDD：+5V±10%；模塊內(nèi)可自帶-10V負(fù)壓，用于LCD的驅(qū)動(dòng)電壓；模塊可帶LED或EL背光；背光電流≤100mA·顯示內(nèi)容：240(列)×128(行)點(diǎn)；·全屏幕點(diǎn)陣；·帶8K外部數(shù)據(jù)存儲器(其地址由軟件設(shè)定)；·其接口適配8080系列和Z80系列MPU的控制時(shí)序；·驅(qū)動(dòng)方式：1/128DUTY，1/9BIAS；·工作溫度：-20℃～+70℃，存儲溫度：-30℃～+80℃；液晶的內(nèi)部控制電路如圖3.10所示圖3.10內(nèi)部控制電路液晶模塊的外部接口：使用的液晶有21個(gè)引腳。引腳功能：1FG：結(jié)構(gòu)地2Vss：接地 3VDD：接電源 4VO：接背光電源5/WR：寫信號6/RD：讀信號7/CE：使能信號8C/D：高電平為指令代碼，低電平為數(shù)據(jù)信號9/RESET：復(fù)位健10～17DB0～DB7：為數(shù)據(jù)輸送引腳18FS：字形選擇，高電平為5×8；低電平為8×819VOUT：液晶的工作電壓，接-10伏20~21LED+LED-：液晶背光燈，接直流+5伏和地T6963C是用也控制液晶、驅(qū)動(dòng)液晶工作、驅(qū)動(dòng)激光快門影像傳感器和顯示存儲數(shù)據(jù)的液晶控制器。T6963C有著八位并行數(shù)據(jù)端，通過單片機(jī)的一個(gè)接口控制讀寫狀態(tài)。T6963C通過一個(gè)可編程的輸入控制顯示屏，可以在文本模式或者繪圖模式中顯示字符。設(shè)計(jì)連接電路如圖3.11所示：本次設(shè)計(jì)采用FPGA給單片機(jī)AT89S52發(fā)送控制信號，然后再通過單片機(jī)來控制液晶顯示。其實(shí)液晶的主要是由控制芯片T6963來控制。單片機(jī)是通過給T6963發(fā)送信號，對整個(gè)液晶塊進(jìn)行控制，顯示屏在T6963的控制下顯示圖形。設(shè)計(jì)顯示為圖形顯示，對每個(gè)顯示的字符提取字模以繪圖的形式進(jìn)行顯示。根據(jù)設(shè)計(jì)每次顯示根據(jù)顯示波形出現(xiàn)對應(yīng)的參數(shù)。整個(gè)過程中起主要控制的還是FPGA電路，所有的控制信號都有FPGA發(fā)出，單片機(jī)只是在接收到信號后，啟動(dòng)液晶顯示，開始接收FPGA發(fā)出的各個(gè)參數(shù)的顯示數(shù)據(jù)。圖3.11液晶連接圖8位數(shù)據(jù)端與單片機(jī)的P0口相連，控制端口中寫端口與P2.0連接、讀端口與P2.1相連、指令數(shù)據(jù)判斷口同P2.2連接。3.6調(diào)制模塊根據(jù)載波的不同參數(shù)可以把調(diào)制分為幅度調(diào)制、頻率調(diào)制和相位調(diào)制三種；幅度調(diào)制是使載波的振幅隨調(diào)制信號的變化規(guī)律而變化：特點(diǎn)是調(diào)幅波的變化周期和調(diào)制信號的周期相同，而振幅則與調(diào)制信號的振幅成正比；頻率調(diào)制和相位調(diào)制就是載波的瞬時(shí)頻率或瞬時(shí)相位隨調(diào)制信號的變化規(guī)律而變化，這變化的大小與調(diào)制信號的強(qiáng)度成線性關(guān)系，變化的周期有調(diào)制信號的頻率所決定；特點(diǎn)是己調(diào)波的振幅保持不變，抗干擾能力強(qiáng)，主要應(yīng)用于調(diào)頻廣播、廣播電視、通信及遙測等；調(diào)制還可分為模擬調(diào)制和數(shù)字調(diào)制，兩種調(diào)制方式的基本原理一樣：模擬調(diào)制：對載波信號的參量進(jìn)行連續(xù)調(diào)制，在接收端對載波信號的調(diào)制參量連續(xù)的估值；常見的正弦模擬調(diào)制方式有幅度調(diào)制、相位調(diào)制和角度調(diào)制。幅度調(diào)制有振幅調(diào)制(AM)、雙邊帶調(diào)制(DSB)、單邊帶調(diào)制(SSB)和殘余邊帶調(diào)制(VSB)等。頻率調(diào)制(FM)和相位調(diào)制(PM)就是載波的瞬時(shí)頻率或瞬時(shí)相位隨調(diào)制信號的變化規(guī)律而變化，這變化的大小與調(diào)制信號的強(qiáng)度成線性關(guān)系，變化的周期有調(diào)制信號的頻率所決定；特點(diǎn)是已調(diào)波的振幅保持不變，抗干擾能力強(qiáng)，主要應(yīng)用于調(diào)頻廣播、廣播電視、通信及遙測等；數(shù)字調(diào)制：用數(shù)字信號離散取值的特點(diǎn)去鍵控載波，從而實(shí)現(xiàn)數(shù)字調(diào)制。稱為鍵控法，如對載波的振幅、頻率、相位進(jìn)行鍵控，可得到振幅鍵控(ASK)移頻鍵控(FSK)和移相鍵控(PSK)。目前常用的數(shù)字調(diào)制技有：2ASK，2FSK，2PSK和2DPSK；還有最小移頻鍵控(MSK)調(diào)制、4PSK以及與相位結(jié)合的多進(jìn)制調(diào)制[11]。3.6.1ASK調(diào)制數(shù)字信號對載波振幅調(diào)制成為振幅鍵控，即ASK(AmplitudeShiftKeying)。ASK有兩種實(shí)現(xiàn)方法：乘法器實(shí)現(xiàn)方法和鍵控法。這次設(shè)計(jì)主要是用的鍵控法。二元制ASK的實(shí)現(xiàn)方法是用一個(gè)二選一的選擇器來控制載波振蕩器的輸出而獲得。多進(jìn)制數(shù)字振幅調(diào)制又稱為多電平振幅調(diào)制，它用高頻在博得多種振幅去代表數(shù)字信息。這次設(shè)計(jì)設(shè)計(jì)的是四進(jìn)制振幅調(diào)制，即四電平振幅調(diào)制。實(shí)現(xiàn)MASK的原理同實(shí)現(xiàn)ASK的原理十分相似。不同之處在于發(fā)信號輸入端增加了2-M電平變換，相應(yīng)在接收端應(yīng)有M-2電平變換。M進(jìn)制ASK調(diào)制的信息速率是二進(jìn)制的2倍，但是M進(jìn)制振幅調(diào)制的誤碼率遠(yuǎn)大于二進(jìn)制誤碼率。3.6.2FSK調(diào)制數(shù)字信號對載波頻率調(diào)制稱為頻移鍵控，即FSK(Frequency-ShiftKeying)。頻移鍵控適用不同頻率的載波來傳送數(shù)字信號，用數(shù)字基帶信號控制載波信號的頻率。二進(jìn)制頻移鍵控室用兩個(gè)不同頻率的載波來代表數(shù)字信號的兩種電平。接收端收到不同的載波信號再進(jìn)行逆變換成為數(shù)字信號，完成信息傳輸過程。多進(jìn)制數(shù)字頻率調(diào)制(MFSK)也稱為多元調(diào)頻或多頻制。M頻制有M個(gè)不同的載波頻率與M種數(shù)字信息對應(yīng)，即用多個(gè)頻率不同的正弦波分別代表不同的數(shù)字信號，在某一碼元時(shí)間內(nèi)只發(fā)送其中一個(gè)頻率。使用串/并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成M進(jìn)制碼，將輸入的二進(jìn)制碼每K位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進(jìn)制碼?？刂葡鄳?yīng)的M種不同頻率振蕩器后面所接的門電路，當(dāng)某組二進(jìn)制碼來到時(shí)，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對應(yīng)的載波發(fā)送出去，同時(shí)關(guān)閉其它門電路，不讓其他載波發(fā)送出去。每一組二進(jìn)制碼對應(yīng)一個(gè)門打開，因此信道上只有M種頻率中的一種被送出。因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)MFSK波形。3.6.3PSK調(diào)制數(shù)字信號對載波相位調(diào)制成為相移鍵控，即PSK(Phase-ShiftKeying)。數(shù)字相位調(diào)制是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。多進(jìn)制數(shù)字相位調(diào)制也稱為多元調(diào)制或多相制。它利用具有多個(gè)相位狀態(tài)的正弦波來代表多組二進(jìn)制信息碼元，即用載波的一個(gè)相位對應(yīng)于一組二進(jìn)制信息碼元。如果載波有二的K次方個(gè)相位，它可以代表K為二進(jìn)制碼元的不同碼組。在MPSK信號中，載波相位可取M個(gè)可能值，=(n=0，1，2，…，M-1)(3.1)因此，MPSK的信號可表示為：=()=Acos()(3.2)假定載波頻率是基帶信號速率的整數(shù)倍，則上式可改寫為=A=(3.3)上式表示，MPSK信號可以等效為兩個(gè)正交載波進(jìn)行多電平雙邊帶調(diào)幅所得已調(diào)信號之和。山東科技大學(xué)學(xué)士學(xué)位論文軟件部分4軟件部分4.1設(shè)計(jì)語言和設(shè)計(jì)環(huán)境4.1.1VHDL語言 VHDL是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage。它是在70-V80年代由美國國防部資助的VHSIC(超高速集成電路)項(xiàng)目開發(fā)的產(chǎn)品，誕生于1982年。1987年底，VHDL被IEEE(TheInstituteofElectricalandElectronicsEngineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語言，自IEEE公布了VHDL的標(biāo)準(zhǔn)版本(IEEEstd10761987)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，此后，VHDL在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)HDL。1993年IEEE對VHDL進(jìn)行了修改，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即ANSI/IEEEstd1076-1993版本，1996年IEEE1076.3成為VHDL的綜合標(biāo)準(zhǔn)[12]。VHDL語言在硬件電路設(shè)計(jì)領(lǐng)域的作用將與C和C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具。VHDL語言設(shè)計(jì)步驟[13]1)設(shè)計(jì)要求的定義：在進(jìn)行編寫VHDL代碼之前，必須先對你的設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識，然后再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件，進(jìn)行設(shè)計(jì)；2)用VHDL語言進(jìn)行設(shè)計(jì)描述：編寫VHDL語言的代碼與其他計(jì)算機(jī)程序語言又很大的不同，編寫者必須清楚的認(rèn)識到是設(shè)計(jì)硬件，編寫的VHDL代碼必能夠綜合到采用可編程邏輯器件來實(shí)現(xiàn)的數(shù)字邏輯種；3)用VHDL仿真器對VHDL原代碼進(jìn)行功能仿真：采用VHDL仿真軟件進(jìn)行仿真可以在設(shè)計(jì)的早期階段檢測到錯(cuò)誤，從而進(jìn)行修改，可以節(jié)省時(shí)間，減少對設(shè)計(jì)日程計(jì)劃的影響；4)利用VHDL綜合優(yōu)化軟件對VHDL原代碼進(jìn)行綜合優(yōu)化處理；選擇目標(biāo)器件、輸入約束條件后，VHDL綜合優(yōu)化軟件工具將對VHDL原代碼進(jìn)行處理，產(chǎn)生一個(gè)優(yōu)化了的網(wǎng)絡(luò)表；5)配置：將優(yōu)化了的網(wǎng)絡(luò)表安放到前面選定的CPLD/FPGA目標(biāo)器件中，這一過程稱為配置。在優(yōu)化了的網(wǎng)絡(luò)表配置目標(biāo)器件，從完成的版圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表上，為再次時(shí)序仿真做準(zhǔn)備；6)配置后的時(shí)序仿真：時(shí)序仿真檢查諸如信號建立時(shí)間、時(shí)鐘到輸出、寄存器到寄存器的時(shí)延是否滿足要求；因?yàn)榧航?jīng)得到實(shí)際連線引起的時(shí)延數(shù)據(jù)，所以仿真結(jié)果能比較精確的預(yù)測未來芯片的實(shí)際性能。如果時(shí)延仿真結(jié)果不能滿足設(shè)計(jì)的要求，就需要重新對VHDL原代碼進(jìn)行綜合優(yōu)化，并重新裝配于新的器件中，其間不乏反復(fù)嘗試各種綜合優(yōu)化過程和配置過程，或者選擇不同速度品質(zhì)的器件，同樣，也可以重新觀察和分析VHDL原代碼，只有這樣，取得的綜合優(yōu)化和配置結(jié)果才符合設(shè)計(jì)者的實(shí)際要求；7)器件編程：在成功的完成了設(shè)計(jì)描述、綜合優(yōu)化、配置和配置后時(shí)序仿真之后，則可以對器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計(jì)的其他工作。VHDL語言開發(fā)的優(yōu)點(diǎn)傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)步驟是：從狀態(tài)圖的簡化，寫出最簡邏輯表達(dá)式，直到繪出電路原理圖。若電路系統(tǒng)龐大，就不容易在電路原理圖上了解電路的原理，而且繪圖也是非常煩瑣的工作[15]。美國國防部在1981年提出VHSICHardwareDescriptionLanguage，簡稱為VHDL，其主要優(yōu)點(diǎn)是：1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛：VHDL語言支持自頂向下(Top-Down)的設(shè)計(jì)方法，具有功能強(qiáng)大的語言結(jié)構(gòu)，用簡潔明確的代碼來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電、異步電路、以及其他隨機(jī)電路的設(shè)計(jì)。此外VHDL語言可以自定義數(shù)據(jù)類型，給編程人員帶來了較大的自由和方便。2)具有系統(tǒng)硬件描述功能：VHDL具有多層次的設(shè)計(jì)描述功能，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成，它支持階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建；3)可進(jìn)行與工藝無關(guān)的編程：VHDL語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入描述與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^時(shí)；與工藝技術(shù)相關(guān)的參數(shù)可通過VHDL提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可；4)VHDL語言標(biāo)準(zhǔn)、規(guī)范、易于共享和復(fù)用：VHDL是IEEE承認(rèn)的標(biāo)準(zhǔn)，故VHDL的設(shè)計(jì)描述可以被不同的EDA設(shè)計(jì)工具所支持，同一不VHDL設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。另外，VHDL語言的語法規(guī)范，可讀性強(qiáng)。4.1.2設(shè)計(jì)環(huán)境這次設(shè)計(jì)是基于QuartusII進(jìn)行軟件編程的。QuartusII是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Altera的QuartusII提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境[14]。QuartusII設(shè)計(jì)工具完全支持VHDL的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL邏輯編輯器。QuartusII也可以利用第三方的綜合工具，并直接調(diào)用這些工具。同樣，QuartusII具備仿真功能。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合功能(Analyzer&Synthesis)、適配器(Fitter)、裝配器(Assembler)、時(shí)序分析器(TimingAnalyzer)、設(shè)計(jì)輔助模塊(DesignAssistant)、EDA網(wǎng)表文件生成器(EDANetlistWriter)和編輯數(shù)據(jù)接口(CompilerDatabaseInterface)等。可以通過選擇StartCompilation來運(yùn)行所有的編譯模塊，也可以通過選擇Start單獨(dú)運(yùn)行各個(gè)模塊。4.2軟件編寫整個(gè)軟件部分分為DDS模塊、AM調(diào)制模塊、FM調(diào)制模塊、ASK調(diào)制模塊、PSK調(diào)制模塊、FSK調(diào)制模塊六大模塊，如圖4.1所示。圖4.1結(jié)構(gòu)框圖整個(gè)設(shè)計(jì)的軟件編程如圖4.2所示：開始程序后進(jìn)行初始化，設(shè)定個(gè)部分得參數(shù)，然后到鍵盤功能選擇，這個(gè)時(shí)候根據(jù)設(shè)點(diǎn)好的鍵盤參數(shù)，選擇鍵盤的功能，由于按鍵選定，將轉(zhuǎn)到選擇好的子程序中，然后由于不同的子程序，輸出不同的波形，同時(shí)發(fā)送數(shù)據(jù)、信號到液晶，在液晶上顯示選擇的波形的設(shè)定參數(shù)，這就完成了整個(gè)的波形選擇、產(chǎn)生、調(diào)制、顯示過程。每一次按鍵選擇都會(huì)進(jìn)行以上的過程。圖4.2軟件流程圖4.2.1鎖相環(huán)Cyclone等系列的FPGA中含有高性能的嵌入式模擬鎖相環(huán)(性能遠(yuǎn)優(yōu)于數(shù)字鎖相環(huán))，此鎖相環(huán)的PLL可以與一輸入的時(shí)鐘信號同步，并以此作為參考信號實(shí)現(xiàn)鎖相，從而輸出一個(gè)或多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘，以供邏輯系統(tǒng)應(yīng)用。與直接來自外部的時(shí)鐘相比，這種片內(nèi)時(shí)鐘可以減少時(shí)鐘延時(shí)和時(shí)鐘變形，減少片外干擾；還可以改善時(shí)鐘的建立時(shí)間和保持時(shí)間。Cyclone系列的鎖相環(huán)能夠?qū)斎氲膮⒖紩r(shí)鐘相對于某一輸出時(shí)鐘同步獨(dú)立乘以或者除以一個(gè)因子，或者直接輸入所需要的輸出頻率，并提供任意相移和輸出信號占空比。4.2.2單頻率正弦波的產(chǎn)生首先要按照一定的采樣點(diǎn)數(shù)將正弦波形一個(gè)周期的數(shù)據(jù)信息存于ROM表中，表中包含著一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對應(yīng)正弦波形中0～360°范圍內(nèi)的一個(gè)相位點(diǎn)的幅度值，查找表時(shí)即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，以驅(qū)動(dòng)D/A轉(zhuǎn)換電路[15]。DDS方法通過查表輸出信號的頻率可由下式給出：Fout=(X×[Fclk])/Y；其中Y=2N；(4.1)其中頻率控制字與輸出信號的頻率成正比，因此可以通過改變尋址的步長來改變輸出信號的頻率，因?yàn)樵诖_定了累加器的位寬N和尋址位寬M，以及系統(tǒng)時(shí)鐘Fclk后，隨著步長X的增加，在每次累加器循環(huán)的一個(gè)周期中，輸出的M位查表的地址個(gè)數(shù)就會(huì)減少，相應(yīng)輸出一個(gè)周期波形的時(shí)間也就會(huì)減少，輸出信號的頻率相應(yīng)增加，這即是DDS的方法。但隨著步長和輸出頻率的增加，輸出信號的采樣點(diǎn)數(shù)會(huì)減少，會(huì)降低產(chǎn)生波形的精度和平滑度，因此也限制了輸出信號的最高頻率Fmax，而且由取樣定理可知，所產(chǎn)生的信號頻率不能超過時(shí)鐘頻率的一半，在實(shí)際運(yùn)用中，為了保證信號的輸出質(zhì)量，輸出頻率不要高于時(shí)鐘頻率的33%，以避免混疊或諧波落入有用輸出頻帶內(nèi)。因此對于步長的要求即為：X=(Fout×2N)/[Fclk](4.2)當(dāng)Fout=Fmax最大時(shí)，步長也為最大；DDS的頻率分辨率定義為(即在最小的步長為1時(shí)的頻率輸出)：Fmin=[Fclk]/Y；其中Y=2N(4.3)其中系統(tǒng)時(shí)鐘和位寬N不僅決定著頻率的分辨率，也關(guān)系著D/A轉(zhuǎn)換的頻率，位寬N越大、時(shí)鐘Fclk越低，分辨率越高，但系統(tǒng)時(shí)鐘變低，也會(huì)降低最大的輸出頻率，以及一個(gè)周期波形的采樣數(shù)值的輸出個(gè)數(shù)。對于初始相位設(shè)置的實(shí)現(xiàn)，只要是從輸入的相位控制字的起始地址開始對ROM表進(jìn)行查找輸出即可；對于幅度也可實(shí)現(xiàn)控制，只要對ROM表輸出后的幅度值乘以一個(gè)系數(shù)即可實(shí)現(xiàn)。關(guān)于D/A轉(zhuǎn)換器的輸入位數(shù)(P)，可根據(jù)對輸出模擬信號波形的精度要求來確定，其精度即為1/2P。一般情況下ROM查找表的內(nèi)容的位寬M要比D/A轉(zhuǎn)換器的精度多2～4位?？梢?，通過設(shè)定相位累加器位數(shù)N、頻率控制字X和系統(tǒng)時(shí)鐘[Fclk]，就可以實(shí)現(xiàn)產(chǎn)生任意一頻率的信號輸出，改變ROM表中存儲的不同的波形幅度值，采用DDS方法就可以實(shí)現(xiàn)輸出不同的波形信號。本次設(shè)計(jì)我們采用了位寬P=10位的DAC來進(jìn)行波形的數(shù)模轉(zhuǎn)換，所以分辨率為1/210=1/1024，且正弦ROM查表的地址位寬度選擇M=10，所以尋址范圍達(dá)到了1024個(gè)點(diǎn)，我們在ROM的空間中存儲了波形的一個(gè)周期的點(diǎn)。設(shè)計(jì)的分辨率要求達(dá)到1Hz，輸出頻率范圍要求為1Hz到10MHz。為了實(shí)現(xiàn)穩(wěn)定平滑的正弦波，我們采用Fclk=80M的系統(tǒng)時(shí)鐘，累加器位寬為N=32。分辨率計(jì)算：==0.01826Hz，完全可以滿足1Hz的要求；最大輸出頻率=1MHz，其最大步長可達(dá)：因此最大頻率輸出時(shí)每個(gè)周期波形的輸出采樣值個(gè)數(shù)最少為：80M/10M=8，所以最少采樣點(diǎn)為8個(gè)，但是這樣的波形不是特別好，相當(dāng)?shù)拇植冢砸M(jìn)行濾波。由此我們確定頻率控制輸入字X的位數(shù)為32位，即可實(shí)現(xiàn)0～10MHz的調(diào)制，相位控制輸入字與M相同為32位，即可進(jìn)行整個(gè)相位上的初始設(shè)置，從而實(shí)現(xiàn)本設(shè)計(jì)的要求。4.3調(diào)制4.3.1FM調(diào)制頻率調(diào)制就是調(diào)制信號的幅度控制載波頻率的過程。當(dāng)模擬信號經(jīng)過A/D轉(zhuǎn)換后，就會(huì)輸出與信號幅度對應(yīng)的數(shù)字信號，該信號與載波控制字(對于某次具體的調(diào)制，該值為常數(shù))相加，就可獲得一個(gè)與A/D轉(zhuǎn)換值對應(yīng)的頻率控制字從而獲得一個(gè)受模擬信號控制的變化的頻率，即完成調(diào)頻的過程。決定調(diào)頻波的頻偏的要素有兩個(gè)：模擬信號的大小，它決定A/D轉(zhuǎn)換后D的值以及載波控制字的值。所以調(diào)頻表達(dá)式為：(4.4)當(dāng)最大偏頻為100K時(shí)，調(diào)制頻率控制字為調(diào)頻波的瞬時(shí)頻率偏移與調(diào)制信號的幅度成線性關(guān)系。因?yàn)槔奂悠鲗φ`差有積累作用，所以為了同時(shí)達(dá)到精度與速度的要求，我們直接用其幅度去查它所對應(yīng)的頻偏。4.3.2AM調(diào)制調(diào)制波產(chǎn)生模塊中，在輸入時(shí)鐘頻率為80MHz條件下，循環(huán)計(jì)數(shù)器的為數(shù)為32，則累加器為數(shù)為32，即M=32，正弦表中存放的是正弦波一個(gè)周期的內(nèi)1024個(gè)點(diǎn)的數(shù)據(jù)，即輸出調(diào)制波為頻率為1KHz的正弦波。設(shè)32位的幅度控制字大小為Am，則經(jīng)幅值放大后生成的調(diào)制頻率表達(dá)式為：(4.5)經(jīng)直流疊加，與載波信號相乘，得出調(diào)制波為：(4.6)表達(dá)式變換為：(4.7)幅值放大部分可進(jìn)行調(diào)制度的調(diào)節(jié)，則可得到調(diào)制度可調(diào)，載波可變的調(diào)幅波。把設(shè)定好的數(shù)值帶到公式中去，可以計(jì)算出在軟件中需要的各個(gè)值。4.3.3ASK調(diào)制我們進(jìn)行了四進(jìn)制的ASK調(diào)制，四進(jìn)制FSK調(diào)制的原理同二進(jìn)制ASK調(diào)制類似。只是在發(fā)信號輸入端增加了2-M電平變換，相應(yīng)在接收端應(yīng)有M-2電平變換[11]。四進(jìn)制ASK信號調(diào)制就是四個(gè)二進(jìn)制ASK信號的疊加。在系統(tǒng)時(shí)鐘的控制下，載波信號送入四分頻器中，對信號進(jìn)行分頻，然后分頻好的信號同基帶信號進(jìn)行串并轉(zhuǎn)換，再進(jìn)行譯碼，才可以進(jìn)行調(diào)制。過程框圖如圖4.4所示：圖4.4ASK過程框圖圖4.4ASK過程框圖4.3.4FSK調(diào)制我們進(jìn)行了四進(jìn)制的FSK調(diào)制，四進(jìn)制FSK調(diào)制的原理同二進(jìn)制FSK調(diào)制相同[11]。過程框圖如圖4.5所示。使用串/并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成四進(jìn)制碼，將輸入的二進(jìn)制碼每4位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進(jìn)制碼?？刂葡鄳?yīng)的M種不同頻率振蕩器后面所接的門電路，當(dāng)其中一組二進(jìn)制碼來到時(shí)，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對應(yīng)的載波發(fā)送出去，同時(shí)關(guān)閉其它門電路，不讓其他載波發(fā)送出去。每一組2位的二進(jìn)制碼對應(yīng)一個(gè)門打開，因此信道上只有四種頻率中的一種被送出。因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)MFSK波形。圖4.5FSK過程框圖4.3.5PSK調(diào)制我們進(jìn)行了四進(jìn)制的PSK調(diào)制，四進(jìn)制PSK調(diào)制的原理同二進(jìn)制PSK調(diào)制相同[11]。過程框圖如圖4.6所示四相PSK(4PSK)信號實(shí)際上是兩路正交雙邊帶信號。串行輸入的二進(jìn)制碼，兩位分成一組。前一位用A表示，后一位用B表示，經(jīng)過串并變換之后便成寬度加倍的并行碼(A、B碼元在時(shí)間上是對齊的)。分別進(jìn)行極性變換，把單極性的變成雙極性的，然后與載波相乘，形成正交的雙邊帶信號，加法器輸出形成4PSK的信號。圖4.6PSK過程框圖為了計(jì)算方便，不考慮噪聲的影響。信號可以表示為：因?yàn)槭铅?4移相系統(tǒng)，所以可以取π/4、3π/4、5π/4、7π/4。假定兩路乘法器的數(shù)出分別為：(4.7)(4.8)濾波后分別輸出為：(4.9)(4.10)解調(diào)出的信號A和B再經(jīng)過串并轉(zhuǎn)換就可以還原調(diào)制信號。4.4鍵盤設(shè)定本次設(shè)計(jì)采用鍵控設(shè)計(jì)，通過鍵盤來控制波形的顯示，鍵盤程序同樣是基于FPGA來設(shè)定的。一共設(shè)定了七個(gè)鍵。鍵1為設(shè)置鍵，當(dāng)按下鍵1后，進(jìn)入設(shè)置程序，剩下的六個(gè)鍵才有作用，鍵2為功能鍵，功能分別為：0為正弦波形、1為AM波形、2為FM波形、3為4FSK波形、4為4PSK波形；5為4ASK波形，鍵2初始設(shè)置為正弦波形，每次按鍵2都會(huì)加1，顯示下一種波形。鍵3為移位鍵，控制光標(biāo)上下、左右移動(dòng)；鍵4為‘+/-’鍵；鍵5為步進(jìn)鍵，用于實(shí)現(xiàn)加或者減，即當(dāng)按下步進(jìn)鍵時(shí)，如果鍵4是高電平，則實(shí)現(xiàn)加功能，反之實(shí)現(xiàn)減功能；鍵6為單位鍵，用于切換頻率單位；鍵7為確定鍵。鍵1有用后，其它鍵才有作用，當(dāng)為功能0時(shí)，鍵4、鍵5、鍵6可用?？梢杂糜谡{(diào)節(jié)頻率、步長、幅度等。如果為其它的功能時(shí)，只顯示設(shè)定好的波形和頻率，其它鍵無效。鍵盤通過按鍵圖4.7鍵盤流程圖通知FPGA控制液晶顯示。液晶標(biāo)示功能選擇。鍵盤編寫流程如圖4.7所示。4.5液晶顯示模塊液晶屏的各個(gè)參數(shù)顯示控制與按鍵參數(shù)控制在FPGA和單片機(jī)上電時(shí)進(jìn)行初始化，設(shè)定各個(gè)參數(shù)值，運(yùn)行驅(qū)動(dòng)程序，設(shè)定各種狀態(tài)參數(shù)，液晶顯示為繪圖顯示。單片機(jī)對液晶的狀態(tài)判斷，讀液晶的狀態(tài)，如果可以顯示單片機(jī)就根據(jù)FPGA發(fā)送的信號指令，向液晶中送數(shù)據(jù)，根據(jù)送進(jìn)去的數(shù)據(jù)顯示設(shè)定好的波形參數(shù)，開始計(jì)時(shí)如果達(dá)到一分鐘液晶屏的顯示沒有變化，跳到屏保程序，顯示屏自動(dòng)關(guān)閉；如果在一分鐘之內(nèi)液晶屏的顯示有變化，在變化的瞬間，跳到計(jì)時(shí)程序，開始計(jì)時(shí)，再次計(jì)時(shí)一分鐘，判斷液晶屏顯示是否有變化。同時(shí)顯示中有標(biāo)示程序標(biāo)示顯示的波形。液晶顯示的字形是通過每個(gè)字提取得字模來實(shí)現(xiàn)的。字模提取是使用的字模提取工具。把提取的字模按屏放到表格中，每次顯示到表格中提取整個(gè)屏的數(shù)據(jù)。山東科技大學(xué)學(xué)士學(xué)位論文結(jié)論5結(jié)論為了檢驗(yàn)這次設(shè)計(jì)是否滿足設(shè)計(jì)要求，我們對設(shè)計(jì)結(jié)果進(jìn)行了測試。FPGA工作，運(yùn)行程序，根據(jù)按鍵的選擇顯示不同的波形，在顯示屏上顯示不同的參數(shù)正弦波。整個(gè)測試都是在GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)箱上完成的。5.1測試5.1.1正弦波測試按鍵選擇正弦波顯示。顯示正弦波：測試儀器：GDS-810C頻率為100MHz的示波器。頻率測試結(jié)果：如表1所示幅值測試結(jié)果：如表2所示測試出的波形如圖5.1序號123456步長15453706537056953705692537056928理論值18.62mHz1Hz1KHz100KHz1MHz10MHz實(shí)際值18.62mHz1Hz1.005KHz99.97KHz1.03816MHz10.8262MHz表1頻率的測試數(shù)據(jù)表2幅值的測試數(shù)據(jù)序號123456理論值(mV)37618894472312實(shí)際值（mV）37618796472516通過在同一掃描頻率下的不同頻率的波形如圖5.1所示：圖5.1實(shí)測波形通過對頻率、幅值測試數(shù)據(jù)的對比：頻率誤差在0.03%左右，幅度誤差在0.1%，完全滿足這次設(shè)計(jì)的要求。經(jīng)過波形的對比,可以看出來我們已經(jīng)達(dá)到了設(shè)計(jì)要求。但是高頻波形還是有失真，這就要求我們在濾波功能上再做努力。5.1.24FSK測試同一掃描頻率下的不同頻率波形在高頻上還是有失真，波形不穩(wěn)，略有毛刺，原因是濾波器功能沒有做好，如果濾波程度較好，則波形應(yīng)該沒有失真而且波形平滑。FSK的實(shí)測圖如圖5.2所示圖5.2FSK實(shí)測圖5.1.34PSK測試我們在同一掃描頻率下對不同頻率的波形進(jìn)行了觀察，在低頻的時(shí)候波形較為平滑順暢，基本上沒有毛刺；但是在高頻的時(shí)候毛刺較多，并且在高低頻的時(shí)候相位的變化不明顯。4PSK的實(shí)測波形如圖5.3所示。圖5.34PSK實(shí)測圖產(chǎn)生這種現(xiàn)象的原因的：相位控制字并沒有在整數(shù)倍的時(shí)間內(nèi)進(jìn)行變化未采取濾波解決方法：用基波的時(shí)鐘控制載波的頻率，使載波的改變都發(fā)生在基波頻率的整數(shù)倍；接入濾波器。5.1.4AM測試仿真圖形如圖5.4所示：圖5.4仿真圖AM實(shí)測圖如圖5.5所示圖5.5AM實(shí)測圖實(shí)測圖與仿真圖相比較：下半部分有缺失，兩個(gè)AM波形之間有失真。原因：1我們使用的高速A/D轉(zhuǎn)換只使用了高10位的，所以在實(shí)測中低十位的波形丟失；2采用的基波0度失真，調(diào)制之后會(huì)產(chǎn)生相位躍變，由于硬件的延時(shí)性就會(huì)造成干擾，產(chǎn)生失真。解決方案：1增大直流分量；2采用多位的高速D/A轉(zhuǎn)換。5.2小結(jié)經(jīng)過計(jì)算機(jī)仿真和程序的實(shí)測的對比，整個(gè)設(shè)計(jì)基本達(dá)到了預(yù)期的效果。完成了基本DDS信號發(fā)生器的設(shè)計(jì)，并進(jìn)行了相應(yīng)的信號調(diào)制。用FPGA設(shè)計(jì)的DDS信號發(fā)生器可以產(chǎn)生任意調(diào)制的波形且分辨率高，具有很大的靈活性。DDS功能可以完全滿足任何的設(shè)計(jì)要求，可以簡單也可以復(fù)雜。將DDS嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本會(huì)降低不少。所以采用FPGA來設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。山東科技大學(xué)學(xué)士學(xué)位論文參考文獻(xiàn)參考文獻(xiàn)[1]莊卉、黃蘇華、袁國春著，《鎖相與頻率合成技術(shù)》，氣象出版社，1996.9[2]姜田華，實(shí)現(xiàn)直接數(shù)字頻率合成器的三種技術(shù)方案，[3]王均明，基于DDS的FH/FSK調(diào)制氣的FPGA實(shí)現(xiàn)，通信技術(shù)，第30卷第4期，第33頁到第34頁，2004.4[4]付昱強(qiáng)，基于FPGA的DDS的設(shè)計(jì)和實(shí)現(xiàn)，科技廣場，第5期，第94頁到第95頁，2005[5]余勇、鄭小林，基于FPGA的DDS正弦信號發(fā)生器的設(shè)計(jì)和實(shí)現(xiàn)，電子器件，第28卷第3期，第597頁到第599頁，2005.9[6]吉亞平、李文臣，芯片AD9854在跳頻通信系統(tǒng)中的應(yīng)用，天津通信技術(shù)，第4期，第31頁到第33頁，2002.12[7]邵正途、高玉良，DDS/FPGA在信號產(chǎn)生系統(tǒng)中的應(yīng)用，現(xiàn)代電子技術(shù)，第192期，第82頁到第84頁，2004[8]閻石，數(shù)字電子技術(shù)基礎(chǔ)，高等教育出版社，2003[9]LINEAR,LCT6600-10噪聲極低的差分放大器和10MHz的低通濾波器[10]NationalSemiconductor，LM2576SeriesSIMPLESWITCHERE3AStep-DownVoltageRegulator[11]黃智偉，F(xiàn)PGA系統(tǒng)設(shè)計(jì)與實(shí)踐，電子工業(yè)出版社，2005[12]潘松、黃繼業(yè)，EDA技術(shù)與VHDL，清華大學(xué)出版社，2005[13]胡振華，VHDL與FPGA設(shè)計(jì)，中國鐵道出版社，2003[14]李洋，EDA技術(shù)實(shí)用教程，機(jī)械工業(yè)出版社，2004[15]齊洪喜、陸穎，VHDL電路設(shè)計(jì)使用教程，2004[16]LINEAR,LCT1560-1，1MHz/500KHzContinuousTime，LowNoise，LowpassEllipticFilter[17]LINEAR,LowNoise,8thOrder,ClockSweepableCauerLowpassFilter山東科技大學(xué)學(xué)士學(xué)位論文致謝詞致謝詞值此論文即將完成之際，向所有關(guān)心和支持我的人表示衷心的感謝。畢業(yè)設(shè)計(jì)是我們大學(xué)期間最后的一次學(xué)習(xí)機(jī)會(huì)，同時(shí)也是最為重要和最為難得的一次學(xué)習(xí)機(jī)會(huì)。回顧歷時(shí)4個(gè)月左右的畢業(yè)設(shè)計(jì)過程，從選擇設(shè)計(jì)題目、查找資料、確定方案、硬件連接、軟件編寫到設(shè)計(jì)整個(gè)完成，到最后編寫論文、定稿，此時(shí)，我思緒萬千。心中充滿對曾經(jīng)幫助過我的老師、同學(xué)的感激。

非常感謝這次畢業(yè)設(shè)計(jì)我的指導(dǎo)老師呂常智老師。他嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我學(xué)習(xí)的榜樣；他循循善誘的教導(dǎo)和不拘一格的思路給子我無盡的啟迪。在選題和設(shè)計(jì)中得到了呂老師的悉心指導(dǎo)，從方案的選擇到具體問題的分析，一次又一次的不厭其煩的給予我們指導(dǎo)，并多次詢問我們設(shè)計(jì)進(jìn)度，給予建設(shè)性的意見，明確了這次設(shè)計(jì)的方向。整個(gè)設(shè)計(jì)凝聚了同組成員的心血，在步調(diào)一致的協(xié)作中，在對老師教誨的聆聽中，在對設(shè)計(jì)思路、方案的探討中，師生之情、同窗之誼可見一斑。在這次設(shè)計(jì)中得到了衛(wèi)阿盈老師，李林生、田振華、何軍戰(zhàn)、孫毅的幫助，尤其是何軍戰(zhàn)，謝謝他在軟件編寫中的幫助。借此機(jī)會(huì)向他們表示真摯的感謝。最后，借此機(jī)會(huì)我要向幾年來幫助過我的師長、同學(xué)和朋友們致以我最誠摯的謝意!

山東科技大學(xué)學(xué)士學(xué)位論文附錄附錄附錄1英文原文及翻譯1原文LM2576SeriesSIMPLESWITCHERE3AStep-DownVoltageRegulatorTheLM2576seriesofregulatorsaremonolithicintegratedcircuitsthatprovidealltheactivefunctionsforastep-down(buck)switchingregulator,capableofdriving3Aloadwithexcellentlineandloadregulation.Thesedevicesareavailableinfixedoutputvoltagesof3.3V,5V,12V,15V,andanadjustableoutputversion.Requiringaminimumnumberofexternalcomponents,theseregulatorsaresimpletouseandincludeinternalfrequencycompensationandfixed-frequencyoscillator.TheLM2576seriesoffersahigh-efficiencyreplacementforpopularthree-terminallinearregulators.Itsubstantiallyreducesthesizeoftheheatsink,andinsomecasesnoheatsinkisrequired.AstandardseriesofinductorsoptimizedforusewiththeLM2576areavailablefromseveraldifferentmanufacturers.Thisfeaturegreatlysimplifiesthedesignofswitch-modepowersupplies.Otherfeaturesincludeaguaranteed±4%toleranceonoutputvoltagewithinspecifiedinputvoltagesandoutputloadconditions,and±10%ontheoscillatorfrequency.Externalshutdownisincluded,featuring50μA(typical)standbycurrent.Theoutputswitchincludescycle-by-cyclecurrentlimiting,aswellasthermalshutdownforfullprotectionunderfaultconditions.Features3.3V,5V,12V,15V,andadjustableoutputversionsAdjustableversionoutputvoltagerange,1.23Vto37V(57VforHVversion)±4%maxoverlineandloadconditions.Guaranteed3Aoutputcurrent;Wideinputvoltagerange,40Vupto60VforHVversionRequiresonly4externalcomponents52kHzfixedfrequencyinternaloscillatorTTLshutdowncapability,lowpowerstandbymodeHighefficiencyUsesreadilyavailablestandardinductorsThermalshutdownandcurrentlimitprotectionP+ProductEnhancementtestedApplicationsSimplehigh-efficiencystep-down(buck)regulatorEfficientpre-regulatorforlinearregulatorsOn-cardswitchingregulatorsPositivetonegativeconverter(Buck-Boo