硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展

硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展摘要：從數(shù)字系統(tǒng)設(shè)計(jì)的性質(zhì)出發(fā)，結(jié)合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語(yǔ)言；詳細(xì)闡述各種語(yǔ)言的發(fā)展歷史、體系結(jié)構(gòu)和設(shè)計(jì)方法；探討未來(lái)硬件描述語(yǔ)言的發(fā)展趨勢(shì)，同時(shí)針對(duì)國(guó)內(nèi)EDA基礎(chǔ)薄弱的現(xiàn)狀，在硬件描述語(yǔ)言方面作了一些有益的思考。關(guān)鍵詞：ASIC硬件描述語(yǔ)言HDLVerilogHDLVHDLSystemCSuperlog芯片系統(tǒng)SoC引言硬件描述語(yǔ)言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。接下去，再用專(zhuān)用集成電路ASIC或現(xiàn)場(chǎng)可編程門(mén)陣列FPGA自動(dòng)布局布線(xiàn)工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線(xiàn)結(jié)構(gòu)。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。硬件描述語(yǔ)言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶(hù)無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，VHDL和VerilogHDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。現(xiàn)在，隨著系統(tǒng)級(jí)FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語(yǔ)言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語(yǔ)言，像Superlog、SystemC、CynlibC++等等。究竟選擇哪種語(yǔ)言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計(jì)做一些有意義的工作，也為發(fā)展我們未來(lái)的芯片設(shè)計(jì)技術(shù)打好基礎(chǔ)。1目前HDL發(fā)展?fàn)顩r目前，硬件描述語(yǔ)言可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、CynlibC++、CLevel等等。雖然各種語(yǔ)言各有所長(zhǎng)，但業(yè)界對(duì)到底使用哪一種語(yǔ)言進(jìn)行設(shè)計(jì)，卻莫衷一是，難有定論。而比較一致的意見(jiàn)是，HDL和C/C++語(yǔ)言在設(shè)計(jì)流程中實(shí)現(xiàn)級(jí)和系統(tǒng)級(jí)都具有各自的用武之地。問(wèn)題出現(xiàn)在系統(tǒng)級(jí)和實(shí)現(xiàn)級(jí)相連接的地方：什么時(shí)候?qū)⑹褂弥械囊环N語(yǔ)言停下來(lái)，而開(kāi)始使用另外一種語(yǔ)言？或者干脆就直接使用一種語(yǔ)言？現(xiàn)在看來(lái)得出結(jié)論仍為時(shí)過(guò)早。在2001年舉行的國(guó)際HDL會(huì)議上，與會(huì)者就使用何種設(shè)計(jì)語(yǔ)言展開(kāi)了生動(dòng)、激烈的辯論。最后，與會(huì)者投票表決：如果要啟動(dòng)一個(gè)芯片設(shè)計(jì)項(xiàng)目，他們?cè)敢膺x擇哪種方案?結(jié)果，僅有2票或3票贊成使用SystemC、Cynlib和CLevel設(shè)計(jì)；而Superlog和Verilog各自獲得了約20票。至于以后會(huì)是什么情況，連會(huì)議主持人JohnCooley也明確表示：“5年后，誰(shuí)也不知道這個(gè)星球會(huì)發(fā)生什么事情。”各方人士各持己見(jiàn)：為Verilog辯護(hù)者認(rèn)為，開(kāi)發(fā)一種新的設(shè)計(jì)語(yǔ)言是一種浪費(fèi)；為SystemC辯護(hù)者認(rèn)為，系統(tǒng)級(jí)芯片SoC快速增長(zhǎng)的復(fù)雜性需要新的設(shè)計(jì)方法；C語(yǔ)言的贊揚(yáng)者認(rèn)為，Verilog是硬件設(shè)計(jì)的匯編語(yǔ)言，而編程的標(biāo)準(zhǔn)很快就會(huì)是高級(jí)語(yǔ)言，CynlibC++是最佳的選擇，它速度快、代碼精簡(jiǎn)；Superlog的捍衛(wèi)者認(rèn)為，Superlog是Verilog的擴(kuò)展，可以在整個(gè)設(shè)計(jì)流程中僅提供一種語(yǔ)言和一個(gè)仿真器，與現(xiàn)有的方法兼容，是一種進(jìn)化，而不是一場(chǎng)革命。當(dāng)然，以上所有的討論都沒(méi)有提及模擬設(shè)計(jì)。如果想設(shè)計(jì)帶有模擬電路的芯片，硬件描述語(yǔ)言必須有模擬擴(kuò)展部分，像VerilogHDL-A，既要求能夠描述門(mén)級(jí)開(kāi)關(guān)級(jí)，又要求具有描述物理特性的能力。2幾種代表性的HDL語(yǔ)言2.1VHDL早在1980年，因?yàn)槊绹?guó)軍事工業(yè)需要描述電子系統(tǒng)的方法，美國(guó)國(guó)防部開(kāi)始進(jìn)行VHDL的開(kāi)發(fā)。1987年，由IEEE（InstituteofElectricalandElectro-nicsEngineers）將VHDL制定為標(biāo)準(zhǔn)。參考手冊(cè)為IEEEVHDL語(yǔ)言參考手冊(cè)標(biāo)準(zhǔn)草案1076/B版，于1987年批準(zhǔn)，稱(chēng)為IEEE1076-1987。應(yīng)當(dāng)注意，起初VHDL只是作為系統(tǒng)規(guī)范的一個(gè)標(biāo)準(zhǔn)，而不是為設(shè)計(jì)而制定的。第二個(gè)版本是在1993年制定的，稱(chēng)為VHDL-93，增加了一些新的命令和屬性。雖然有“VHDL是一個(gè)4億美元的錯(cuò)誤”這樣的說(shuō)法，但VHDL畢竟是1995年以前唯一制訂為標(biāo)準(zhǔn)的硬件描述語(yǔ)言，這是它不爭(zhēng)的事實(shí)和優(yōu)勢(shì)；但同時(shí)它確實(shí)比較麻煩，而且其綜合庫(kù)至今也沒(méi)有標(biāo)準(zhǔn)化，不具有晶體管開(kāi)關(guān)級(jí)的描述能力和模擬設(shè)計(jì)的描述能力。目前的看法是，對(duì)于特大型的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，VHDL是較為合適的。實(shí)質(zhì)上，在底層的VHDL設(shè)計(jì)環(huán)境是由VerilogHDL描述的器件庫(kù)支持的，因此，它們之間的互操作性十分重要。目前，Verilog和VDHL的兩個(gè)國(guó)際組織OVI、VI正在籌劃這一工作，準(zhǔn)備成立專(zhuān)門(mén)的工作組來(lái)協(xié)調(diào)VHDL和VerilogHDL語(yǔ)言的互操作性。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達(dá)。2.2VerilogHDLVerilogHDL是在1983年，由GDA（GateWayDesignAutomation）公司的PhilMoorby首創(chuàng)的。PhilMoorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。在1984~1985年，PhilMoorby設(shè)計(jì)出了第一個(gè)名為Verilog-XL的仿真器；1986年，他對(duì)VerilogHDL的發(fā)展又作出了另一個(gè)巨大的貢獻(xiàn)：提出了用于快速門(mén)級(jí)仿真的XL算法。忙隨著V偵erilo鴨g-XL算系法的成功，停Veril農(nóng)ogHD莫L語(yǔ)言得到震迅速發(fā)展。姐1989年漠，Cade壘nce公司榆收購(gòu)了GD迫A公司，V喚erilo莖gHDL首語(yǔ)言成為C敘adenc憂(yōu)e公司的私到有財(cái)產(chǎn)。1語(yǔ)990年，跌Caden到ce公司決糾定公開(kāi)Ve創(chuàng)rilog銳HDL語(yǔ)柄言，于是成渴立了OVI腸（Open旁Veri婆logI靠ntern揉ation鋪al）組織爺，負(fù)責(zé)促進(jìn)閘Veril技o(jì)gHD瞧L語(yǔ)言的發(fā)蠻展。基于V賽erilo融gHDL續(xù)的優(yōu)越性，頑IEEE于雞1995年曲制定了Ve門(mén)rilog餐HDL的雄IEEE標(biāo)若準(zhǔn)，即Ve曬rilog沈HDL鐵1364-殊1995；前2001年濕發(fā)布了Ve建rilog逗HDL格1364-根2001標(biāo)汁準(zhǔn)。在這個(gè)賓標(biāo)準(zhǔn)中，加向入了Ver刺ilog疤HDL-A鹿標(biāo)準(zhǔn)，使V介erilo捏g有了模擬憤設(shè)計(jì)描述的全能力。攻2.3S察uperl輝og遇開(kāi)發(fā)一跟種新的硬件柱設(shè)計(jì)語(yǔ)言，者總是有些冒浙險(xiǎn)，而且未息必能夠利用攻原來(lái)對(duì)硬件提開(kāi)發(fā)的經(jīng)驗(yàn)蝶。能不能在歷原有硬件描裕述語(yǔ)言的基向礎(chǔ)上，結(jié)合茄高級(jí)語(yǔ)言C便、C++甚撥至Java瓶等語(yǔ)言的特蓄點(diǎn)，進(jìn)行擴(kuò)餓展，達(dá)到一寇種新的系統(tǒng)歷級(jí)設(shè)計(jì)語(yǔ)言嗚標(biāo)準(zhǔn)呢?由Sup允erlog始就是在這樣付的背景下研插制開(kāi)發(fā)的系足統(tǒng)級(jí)硬件描駕述語(yǔ)言。V挨erilo襪g語(yǔ)言的首石創(chuàng)者Phi招l(wèi)Moo很rby和P緩eter安Flake俘等硬件描述吳語(yǔ)言專(zhuān)家，惜在一家叫C勒o-Des睛ignA熱utoma預(yù)tion的顫EDA公司支進(jìn)行合作，盛開(kāi)始對(duì)Ve抗rilog晶進(jìn)行擴(kuò)展研弟究。199狂9年，Co逢-Desi監(jiān)gn公司發(fā)鼓布了SUP脊ERLOG瞎TM系統(tǒng)設(shè)覺(jué)計(jì)語(yǔ)言，同捉時(shí)發(fā)布了兩洋個(gè)開(kāi)發(fā)工具四：SYST柏EMSIM狐TM和SY便STEME此XTM。一瞞個(gè)用于系統(tǒng)古級(jí)開(kāi)發(fā)，一捕個(gè)用于高級(jí)幟驗(yàn)證。20燈01年，C覽o-Des督ign公司籠向電子產(chǎn)業(yè)戚標(biāo)準(zhǔn)化組織斤Accel讓lera發(fā)上布了SUP錦ERLOG羞擴(kuò)展綜合子浪集ESS，桌這樣它就可獎(jiǎng)以在今天V誘erilo份g語(yǔ)言的R淋TL級(jí)綜合起子集的基礎(chǔ)濁上，提供更鹿多級(jí)別的硬剖件綜合抽象萌級(jí)，為各種黃系統(tǒng)級(jí)的E押DA軟件工予具所利用。斗至今為豪止，已超過(guò)葵15家芯片駁設(shè)計(jì)公司用巷Super菌log來(lái)進(jìn)斧行芯片設(shè)計(jì)內(nèi)和硬件開(kāi)發(fā)謙。Supe累rlog是輛一種具有良徐好前景的系艷統(tǒng)級(jí)硬件描畝述語(yǔ)言。但平是不久前，突由于整個(gè)I案T產(chǎn)業(yè)的滑僻坡，EDA陶公司進(jìn)行大桃的整合，C拴o-Des巧ign公司墊被Syno帳psys公物司兼并，形管勢(shì)又變得撲頭朔迷離。震2.4S龜ystem躍C逆隨著半孔導(dǎo)體技術(shù)的南迅猛發(fā)展，血SoC已經(jīng)裂成為當(dāng)今集膝成電路設(shè)計(jì)掙的發(fā)展方向旬。在系統(tǒng)芯優(yōu)片的各個(gè)設(shè)撫計(jì)中，像系寨統(tǒng)定義、軟接硬件劃分、慘設(shè)計(jì)實(shí)現(xiàn)等踏，集成電路定設(shè)計(jì)界一直衡在考慮如何密滿(mǎn)足SoC事的設(shè)計(jì)要求吹，一直在尋料找一種能同碧時(shí)實(shí)現(xiàn)較高彎層次的軟件散和硬件描述凝的系統(tǒng)級(jí)設(shè)課計(jì)語(yǔ)言。泄Sys皂temC正吉是在這種情慕?jīng)r下，由S懸ynops仰ys公司和恐CoWar備e公司積極湖響應(yīng)目前各烤方對(duì)系統(tǒng)級(jí)神設(shè)計(jì)語(yǔ)言的暈需求而合作夕開(kāi)發(fā)的。急1999年嘗9月27日引，40多家胃世界著名的怖EDA公司輔、IP公司藝、半導(dǎo)體公橋司和嵌入式彼軟件公司宣世布成立“開(kāi)臭放式Sys賴(lài)temC聯(lián)尾盟”。著名夏公司Cad剃ence也請(qǐng)于2001覺(jué)年加入了S色ystem圓C聯(lián)盟。S戶(hù)ystem沖C從199陸9年9月聯(lián)玻盟建立初期盾的0.9版燭本開(kāi)始更新埋，從摧1.0版到膝1.1版，龜一直到20西01年10五月推出了最毛新的2.0裕版。泉3各種H蕉DL語(yǔ)言的較體系結(jié)構(gòu)和姐設(shè)計(jì)方法榴3.1S醒ystem鑄C賊所有的傭Syste汽mC都是基意于C++的喜；圖1中的葛上層構(gòu)架都則是很明確地蔽建立在下層犬的基礎(chǔ)上；優(yōu)Syste境mC內(nèi)核提診供一個(gè)用于佩系統(tǒng)體系結(jié)戲構(gòu)、并行、蹈通信和同步做時(shí)鐘描述的美模塊；完全俊支持內(nèi)核描債繪以外的數(shù)靈據(jù)類(lèi)型、用娛戶(hù)定義數(shù)據(jù)獸類(lèi)型；通常神的通信方式飄，如信號(hào)、準(zhǔn)FIFO，懸都可以在內(nèi)申核的基礎(chǔ)上菌建立，經(jīng)常臣使用的計(jì)算徒模塊也可以每在內(nèi)核基礎(chǔ)雜上建立；如抗果需要，圖沸1中較低層頑的內(nèi)容不依煤賴(lài)上層就可賺以直接使用父。際實(shí)際使恨用中，Sy壩stemC斃由一組描述處類(lèi)庫(kù)和一個(gè)何包含仿真核蠅的庫(kù)組成。貝在用戶(hù)的描購(gòu)述程序中，墻必須包括相壽應(yīng)的類(lèi)庫(kù)，疤可以通過(guò)通性常的ANS暢IC++敘編譯器編譯裝該程序。S麥y(cè)stem月C提供了軟畏件、硬件和規(guī)系統(tǒng)模塊。珠用戶(hù)可以在拿不同的層次滋上自由選擇膜，建立自己道的系統(tǒng)模型嫌，進(jìn)行仿真值、優(yōu)化、驗(yàn)漸證、綜合等岡等。司3.2S玻uperl糖og鵝Sup哲erlog豈集合了Ve雁rilog營(yíng)的簡(jiǎn)潔、C斃語(yǔ)言的強(qiáng)大蠢、功能驗(yàn)證姨和系統(tǒng)級(jí)結(jié)效構(gòu)設(shè)計(jì)等特灰征，是一種燦高速的硬件襪描述語(yǔ)言。斷其體系結(jié)構(gòu)旗如圖2。銀更①Ver短ilog昂95和Ve循rilog霸2K。S步uperl肯og是Ve目rilog憑HDL的昌超集，支持建最新的Ve粉rilog失2K的硬懲件模型。易②C櫻和C++語(yǔ)江言。Sup可erlog綠提供C語(yǔ)言剩的結(jié)構(gòu)、類(lèi)逝型、指針，胳同時(shí)具有C勢(shì)++面對(duì)對(duì)訴象的特性。穗③S番uperl翠og擴(kuò)展綜報(bào)合子集ES雅S。ESS嬸提供一種新襯的硬件描述裝的綜合抽象堡級(jí)。?、軓?qiáng)玉大的驗(yàn)證功夢(mèng)能。自動(dòng)測(cè)溪試基準(zhǔn)，如惜隨機(jī)數(shù)據(jù)產(chǎn)妻生、功能覆拿蓋、各種專(zhuān)法有檢查等。次Su吹perlo鼓g的系統(tǒng)級(jí)軋硬件開(kāi)發(fā)工柳具主要有C逼o-De資sign癢Autom離ation糧公司的SY瘦STEMS校IMTM和制SYSTE耽MEXTM錘，同時(shí)可以痰結(jié)合其它的芝EDA工具期進(jìn)行開(kāi)發(fā)。赴3.3V炊erilo校g和VHD欄L御這兩種洋語(yǔ)言是傳統(tǒng)蛾硬件描述語(yǔ)握言，有很多革的書(shū)籍和資夏料可以查閱賓參考，這里說(shuō)不多介紹。聲4目前可戒取可行的策勻略和方式?jīng)霭磦鹘y(tǒng)導(dǎo)方法，我們濃將硬件抽象父級(jí)的模型類(lèi)舉型分為以下群五種：雨

系物統(tǒng)級(jí)（sy巨stem）第——用語(yǔ)言抓提供的高級(jí)祝結(jié)構(gòu)實(shí)現(xiàn)算色法運(yùn)行的模羨型；礦

算蜘法級(jí)（al傍gorit長(zhǎng)hm）——傍用語(yǔ)言提供防的高級(jí)結(jié)構(gòu)花實(shí)現(xiàn)算法運(yùn)廳行的模型；押

R次TL級(jí)（R胞egist壟erTr貴ansfe具rLev捐el）——亭描述數(shù)據(jù)在卷寄存器之間陣流動(dòng)和如何機(jī)處理、控制短這些數(shù)據(jù)流帶動(dòng)的模型。拜（以上三種蠢都屬于行為摩描述，只有寧RTL級(jí)才搬與邏輯電路礙有明確的對(duì)擠應(yīng)關(guān)系。）豬

門(mén)骨級(jí)（gat遲e-lev昏el）——及描述邏輯門(mén)躬以及邏輯門(mén)級(jí)之間的連接固模型。（與駐邏輯電路有交確切的連接畫(huà)關(guān)系。以上臥四種，數(shù)字夠系統(tǒng)設(shè)計(jì)工碧程師必須掌掠握。）洪

開(kāi)盼關(guān)級(jí)（sw偏itch-睡level蕩）——描述掃器件中三極掌管和存儲(chǔ)節(jié)畫(huà)點(diǎn)以及它們榴之間連接的館模型。（與胡具體的物理摸電路有對(duì)應(yīng)稈關(guān)系，工藝示庫(kù)元件和宏秤部件設(shè)計(jì)人巖員必須掌握堵。）廊根據(jù)目發(fā)前芯片設(shè)計(jì)陷的發(fā)展趨勢(shì)謠，驗(yàn)證級(jí)和車(chē)綜合抽象級(jí)主也有可能成鍋為一種標(biāo)準(zhǔn)母級(jí)別。因?yàn)橹菟鼈冞m合于噸IP核復(fù)用協(xié)和系統(tǒng)級(jí)仿珠真綜合優(yōu)化廚的需要，而斑軟件（嵌入餃?zhǔn)健⒐碳剿溃┮苍絹?lái)越洲成為一個(gè)和燙系統(tǒng)密切相唉關(guān)的抽象級(jí)疾別。扮目前，饒對(duì)于一個(gè)系拉統(tǒng)芯片設(shè)計(jì)典項(xiàng)目，可以陜采用的方案成包括以下幾童種：叨①最旋傳統(tǒng)的辦法錢(qián)是，在系統(tǒng)陰級(jí)采用VH缺DL，在軟叢件級(jí)采用C菊語(yǔ)言，在實(shí)測(cè)現(xiàn)級(jí)采用V跑erilo神g。目前，形VHDL與假Veril賠og的互操凍作性已經(jīng)逐隙步走向標(biāo)準(zhǔn)絮化，但軟件突與硬件的協(xié)諷調(diào)設(shè)計(jì)還是羨一個(gè)很具挑梳戰(zhàn)性的工作驚，因?yàn)檐浖m越來(lái)越成為豈SOC設(shè)計(jì)哈的關(guān)鍵。該骨方案的特點(diǎn)辯是：風(fēng)險(xiǎn)小斗，集成難度祝大，與原有于方法完全兼稅容，有現(xiàn)成亦的開(kāi)發(fā)工具杠；但工具集殃成由開(kāi)發(fā)者剩自行負(fù)責(zé)完挑成。壘②系蠟統(tǒng)級(jí)及軟件飼級(jí)采用Su治perlo跨g，硬件級(jí)沒(méi)和實(shí)現(xiàn)級(jí)均佳采用Ver黎ilog鼓HDL描述鴉，這樣和原亡有的硬件設(shè)狼計(jì)可以兼容元。只要重新混采購(gòu)兩個(gè)S口uperl會(huì)og開(kāi)發(fā)工舅具SYST余EMSIM西TM和SY浙STEME她XTM即可爐。該方案特計(jì)點(diǎn)是風(fēng)險(xiǎn)較脊小，易于集日成，與原硬綠件設(shè)計(jì)兼容閱性好，有集格成開(kāi)發(fā)環(huán)境減。喊③系粥統(tǒng)級(jí)和軟件有級(jí)采用Sy縣stemC健，硬件級(jí)采傻用Syst國(guó)emC與常址規(guī)的Ver煮ilog嶺HDL互相兇轉(zhuǎn)換，與原紡來(lái)的軟件編腳譯環(huán)境完全單兼容。開(kāi)發(fā)飾者只需要一舒組描述類(lèi)庫(kù)釀和一個(gè)包含瑞仿真核的庫(kù)或，就可以在扒通常的AN蝶SIC+醬+編譯器環(huán)溝境下開(kāi)發(fā)；貴但硬件描述價(jià)與原有方法獄完全不兼容拴。該方案特占點(diǎn)是風(fēng)險(xiǎn)較搶大，與原軟語(yǔ)件開(kāi)發(fā)兼容胸性好，硬件茅開(kāi)發(fā)有風(fēng)險(xiǎn)折。5未溫來(lái)發(fā)展和技炊術(shù)方向悉微電子止設(shè)計(jì)工業(yè)的社設(shè)計(jì)線(xiàn)寬已殊經(jīng)從0.2淚5μm向年0.18μ畢m變遷，而印且正在向0赴.13μm奔和90nm歌的目標(biāo)努力遙邁進(jìn)。到0架.13μm售這個(gè)目標(biāo)后下，90%的擱信號(hào)延遲將役由線(xiàn)路互連溝所產(chǎn)生。為福了設(shè)計(jì)工作讓頻率近2G干Hz的高性后能電路，就市必須解決感映應(yīng)、電遷移給和襯底噪聲濟(jì)問(wèn)題（同時(shí)坑還有設(shè)計(jì)復(fù)怖雜度問(wèn)題）扒。素未來(lái)幾年的糠設(shè)計(jì)中所面肆臨的挑戰(zhàn)有扛哪些？標(biāo)準(zhǔn)恭組織怎樣去課面對(duì)？當(dāng)設(shè)硬計(jì)線(xiàn)寬降到射0.13μ每m，甚至更膏小時(shí)，將會(huì)聚出現(xiàn)四個(gè)主堡要的趨勢(shì)：喇

設(shè)捧計(jì)再利用；比

設(shè)堤計(jì)驗(yàn)證（包以括硬件和軟虜件）；匠

互喝連問(wèn)題將決睜定對(duì)時(shí)間、喊電源及噪聲戶(hù)要求；要

系賄統(tǒng)級(jí)芯片設(shè)臘計(jì)要求。拾滿(mǎn)足未俘來(lái)設(shè)計(jì)者需莊要的設(shè)計(jì)環(huán)撓境將是多家扔供應(yīng)商提供劉解決方案的糊模式，因?yàn)樾嗌婕暗膯?wèn)題扔面太廣且太角復(fù)雜，沒(méi)有薪哪個(gè)公司或掃實(shí)體可以獨(dú)拳立解決。實(shí)瘦際上，人們克完全有理由元認(rèn)為，對(duì)下?lián)我淮O(shè)計(jì)問(wèn)棍題解決方案編的貢獻(xiàn)，基鞭礎(chǔ)研究活動(dòng)羞與獨(dú)立產(chǎn)業(yè)億的作用將同患等重要。校以后，觀EDA界將甘在以下三個(gè)背方面開(kāi)展工杜作。歌①互擴(kuò)用性標(biāo)準(zhǔn)。質(zhì)所有解決方宰案的基礎(chǔ)，儲(chǔ)是設(shè)計(jì)工具減開(kāi)發(fā)過(guò)程的購(gòu)組件——互圖用性標(biāo)準(zhǔn)。蜘我們知道，裕EDA工業(yè)屑采用的是工帖業(yè)上所需要茄的標(biāo)準(zhǔn)，而棚不管標(biāo)準(zhǔn)是閘誰(shuí)制定的。街但是，當(dāng)今呢市場(chǎng)的迅速惡發(fā)展正在將葵優(yōu)勢(shì)轉(zhuǎn)向那閥些提供標(biāo)準(zhǔn)性時(shí)能做到快艷速適應(yīng)和技運(yùn)術(shù)領(lǐng)先的組倘織。處于領(lǐng)殲先的公司正躺在有目的地唇向這方面投他資，那些沒(méi)塊有參加開(kāi)發(fā)扒這些標(biāo)準(zhǔn)的總公司則必須毫獨(dú)自承擔(dān)風(fēng)弱險(xiǎn)。泳②擴(kuò)展其類(lèi)高級(jí)庫(kù)格式依（ALF）蛙標(biāo)準(zhǔn)，使其葛包含物理領(lǐng)串域的信息，擠是EDA開(kāi)蚊發(fā)商可以致維力于解決互當(dāng)連問(wèn)題的算艱法，從而使即電路設(shè)計(jì)者騎在解決設(shè)計(jì)驢收尾工作時(shí)吸，不再受到普這個(gè)問(wèn)題的紅困擾。捧③制施定新的系統(tǒng)