《微機原理與接口技術(shù)》課件微接5

第五章

存儲器及存儲器子系統(tǒng)5.1存儲器概述5.2半導體靜態(tài)存儲器5.3動態(tài)RAM存儲器5.4存儲器的接口設(shè)計5.5高速緩沖存儲器5.6虛擬存儲器5.1存儲器概述存儲器的主要技術(shù)指標有：存儲容量存取速度體積和功耗可靠性

5.1.2存儲器的分類

按照存儲介質(zhì)，可分為半導體存儲器、磁介質(zhì)存儲器和光存儲器。

按照存儲器與CPU的耦合程度，可分為內(nèi)存和外存。

按存儲器的讀寫功能，分為讀寫存儲器和只讀存儲器。

按掉電后存儲的信息可否保持，分為易失性存儲器和非易失性存儲器。5.1.2存儲器的分類

按照數(shù)據(jù)存取的隨機性，分為隨機存取存儲器（RAM）、順序存取存儲器（SAM）和直接存取存儲器（DAM）。

按訪問的串并行性，分為并行存取存儲器和串行存取存儲器。

5.1.2存儲器的分類

按照存儲器的尋址方式，分為按地址尋址的存儲器和按內(nèi)容尋址的存儲器（CAM，相聯(lián)存儲器）。

按照半導體存儲器的信息存儲方法，分為靜態(tài)存儲器和動態(tài)存儲器。

按存儲器的功能，分為系統(tǒng)存儲器、顯示存儲器、控制存儲器等。5.1.3內(nèi)存的基本組成5.1.4存儲系統(tǒng)的層次結(jié)構(gòu)

1．程序的局部性原理圖5.2存儲系統(tǒng)的層次結(jié)構(gòu)圖5.3由cache和主存構(gòu)成的兩級存儲系統(tǒng)

2．多級存儲體系的組成3．多級存儲系統(tǒng)的性能5.2半

導

體

靜

態(tài)

存

儲

器SRAM和各種類型的ROM都屬于半導體靜態(tài)存儲器。5.2.1SRAM存儲器相對于DRAM而言，SRAM的速度快、接口簡單、讀寫操作簡便，但存儲密度較高、存儲容量較小、價格也比較高，通常在不需要太大的存儲容量的小型計算機系統(tǒng)（例如嵌入式系統(tǒng)）中作為RAM存儲器使用，或是在多級存儲系統(tǒng)中被用于構(gòu)成cache存儲器。1．SRAM的基本存儲單元2．SRAM的內(nèi)部結(jié)構(gòu)與外部特性SRAM內(nèi)部一般由行／列譯碼器、存儲矩陣、讀寫控制電路、輸入／輸出數(shù)據(jù)緩沖器等組成。

圖5.5SRAM628128的管腳信號

5.2.2UV-EPROM存儲器UV-EPROM是用絕緣柵MOS管構(gòu)成的，它利用與周圍完全絕緣的柵極（稱浮柵）上是否帶有電荷來決定存儲的信息是1還是0。圖5.6EPROM27C040的管腳信號

5.2.3EEPROM存儲器EEPROM（E2PROM）是在絕緣柵MOS管的浮柵附近再增加一個柵極（控制柵）。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足200A的隧道氧化物。圖5.7EEPROM28256的管腳信號5.2.4

閃速存儲器特點是：（1）按區(qū)塊（sector）或頁面（page）組織

（2）可進行快速頁面寫入

（3）具有內(nèi)部編程控制邏輯

（4）具有在系統(tǒng)編程能力

（5）具有軟件和硬件保護能力

1．閃存的內(nèi)部組織（1）閃存的特點（2）閃存的組織結(jié)構(gòu)①按頁面組織

②按區(qū)塊組織

2．閃存芯片舉例（1）SST28EE020——2M比特頁面式閃存（2）SST28SF040——4M比特區(qū)塊式閃存3．閃存的應用存儲監(jiān)控程序、引導程序或BIOS等基本不變或不經(jīng)常改變的程序。儲存在掉電時需要保持的系統(tǒng)配置等不常改變的數(shù)據(jù)。

固態(tài)盤應用。

5.3動

態(tài)

RAM存

儲

器圖5.10單管動態(tài)RAM的基本存儲單元

5.3.2

DRAM的管腳信號與讀寫操作圖5.11DRAM的管腳信號DRAM的刷新操作是周期性的，整個存儲器進行一次刷新操作的時間間隔稱為刷新周期。刷新周期一般為2ms，4ms或8ms。5.3.3

DRAM的刷新1．DRAM的刷新策略（1）集中刷新（2）分散刷新（隱式刷新）（3）異步刷新2．DRAM的刷新模式

（1）只用信號的刷新模式

（2）在之前的刷新模式

5.3.4

DRAM控制器圖5.15DRAM控制器的結(jié)構(gòu)

由于DRAM的存儲密度較高，因而非常適于在需要較大容量存儲器的系統(tǒng)中作為隨機存取存儲器。PC微機即采用各種類型的DRAM作為可讀寫主存。

5.3.5

PC機的DRAM存儲器1．PC機隨機存儲器的演變（1）FPMDRAM（FastPageModeDRAM）（2）EDODRAM（ExtendedDataOutDRAM）（3）SDRAM（SynchronousDRAM）（4）RDRAM（RambusDRAM）（5）DDRSDRAM（DualRateSDRAM）2．DRAM內(nèi)存條的接口特性（1）地址信號線（輸入）（2）數(shù)據(jù)信號線（輸入/輸出）（3）控制信號線（4）串行存在探測（SPD）信號線（5）電源3．內(nèi)存的組織圖5.16PC機的內(nèi)存組織

圖5.1916位微機系統(tǒng)的內(nèi)存組織

圖5.2032位微機系統(tǒng)的內(nèi)存組織

5.4.1存儲器的接口信號存儲器通過總線與CPU連接。CPU與存儲器之間要交換地址信息、數(shù)據(jù)信息和控制信息。

5.4存

儲

器

的

接

口

設(shè)

計圖5.21存儲器的接口信號

5.4.2

存儲器設(shè)計需要考慮的問題

1．存儲器容量2．存儲空間的安排3．總線上的存儲器存取信號及時序4．數(shù)據(jù)總線寬度本節(jié)將介紹cache的地址變換原理以及替換算法，并且只考慮使用一級cache的情況。5.5高

速

緩

沖

存

儲

器

5.5.1

cache的工作原理

1．為引入cache必須解決的問題2．帶有cache的存儲系統(tǒng)的結(jié)構(gòu)圖5.26cache的工作原理5.5.2

cache地址映射和地址變換地址映射方法有三種：1．全相聯(lián)映射2．直接映射3．組相聯(lián)映射圖5.27組相聯(lián)映射及其變換

5.5.3

替換算法1．隨機替換法2．先進先出（FIFO）算法3．最近最少使用（LRU：LeastRecentlyUsed）算法4．最久沒有使用（LFU：LeastFrequentlyUsed）算法5.5.4

cache的一致性問題——更新算法導致主存和cache內(nèi)容的不一致原因一是CPU改變了cache的內(nèi)容，而主存沒有改變；二是輸入偷出設(shè)備或其它主控部件改變了主存，而cache的內(nèi)容沒有隨之改變。5.6虛

擬

存

儲

器5.6.1虛存的概念

1．實地址與虛地址用戶編制程序時使用的地址稱為虛地址或邏輯地址，其對應的存儲空間稱為虛存空間或邏輯地址空間；而計算機物理內(nèi)存的訪問地址則稱為實地址或物理地址，其對應的存儲空間稱為物理存儲空間或主存空間。

圖5.29實地址和虛地址的對應

2．虛存的訪問過程（1）虛擬存儲系統(tǒng)的工作過程（2）虛存機制要解決的關(guān)鍵問題3．cache與虛存的異同（1）cache一主存和主存一輔存兩個存儲層次的相同點①出發(fā)點相同

②原理相同

（2）cache一主存和主存一輔存兩個存儲層次的不同點①側(cè)重點不同

②數(shù)據(jù)通路不同

③透明性不同

④未命中時的損失不同

5.6.2虛存的地址變換目前應用的地