常用組合邏輯部件

常用組合邏輯部件第一頁，共八十六頁，編輯于2023年，星期六第5章常用組合邏輯部件5.1加法器5.2數(shù)值比較器5.3編碼器5.4譯碼器5.5數(shù)據(jù)選擇器5.6數(shù)據(jù)分配器退出第二頁，共八十六頁，編輯于2023年，星期六5.1加法器第三頁，共八十六頁，編輯于2023年，星期六1、半加器5.1.1半加器和全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位第四頁，共八十六頁，編輯于2023年，星期六2、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。第五頁，共八十六頁，編輯于2023年，星期六全加器的邏輯圖和邏輯符號第六頁，共八十六頁，編輯于2023年，星期六

用與門和或門實現(xiàn)第七頁，共八十六頁，編輯于2023年，星期六

用與或非門實現(xiàn)先求Si和Ci。為此，合并值為0的最小項。再取反，得：第八頁，共八十六頁，編輯于2023年，星期六第九頁，共八十六頁，編輯于2023年，星期六實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器5.1.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。第十頁，共八十六頁，編輯于2023年，星期六2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式第十一頁，共八十六頁，編輯于2023年，星期六超前進(jìn)位發(fā)生器第十二頁，共八十六頁，編輯于2023年，星期六加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器第十三頁，共八十六頁，編輯于2023年，星期六5.1.3加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。第十四頁，共八十六頁，編輯于2023年，星期六3、二-十進(jìn)制加法器修正條件第十五頁，共八十六頁，編輯于2023年，星期六5.2數(shù)值比較器第十六頁，共八十六頁，編輯于2023年，星期六用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。5.2.11位數(shù)值比較器設(shè)A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。第十七頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式邏輯圖第十八頁，共八十六頁，編輯于2023年，星期六5.2.24位數(shù)值比較器第十九頁，共八十六頁，編輯于2023年，星期六真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。第二十頁，共八十六頁，編輯于2023年，星期六邏輯圖第二十一頁，共八十六頁，編輯于2023年，星期六5.2.3比較器的級聯(lián)集成數(shù)值比較器第二十二頁，共八十六頁，編輯于2023年，星期六串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。第二十三頁，共八十六頁，編輯于2023年，星期六并聯(lián)擴(kuò)展第二十四頁，共八十六頁，編輯于2023年，星期六5.3編碼器第二十五頁，共八十六頁，編輯于2023年，星期六實現(xiàn)編碼操作的電路稱為編碼器。5.3.1二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個互斥的信號輸出3位二進(jìn)制代碼真值表第二十六頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式邏輯圖第二十七頁，共八十六頁，編輯于2023年，星期六2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表第二十八頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式第二十九頁，共八十六頁，編輯于2023年，星期六邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。第三十頁，共八十六頁，編輯于2023年，星期六3、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148第三十一頁，共八十六頁，編輯于2023年，星期六集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第三十二頁，共八十六頁，編輯于2023年，星期六集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器第三十三頁，共八十六頁，編輯于2023年，星期六5.3.2二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第三十四頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式邏輯圖第三十五頁，共八十六頁，編輯于2023年，星期六2、8421BCD碼優(yōu)先編碼器真值表第三十六頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式第三十七頁，共八十六頁，編輯于2023年，星期六邏輯圖第三十八頁，共八十六頁，編輯于2023年，星期六3、集成10線-4線優(yōu)先編碼器第三十九頁，共八十六頁，編輯于2023年，星期六5.4譯碼器第四十頁，共八十六頁，編輯于2023年，星期六把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。5.4.1二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第四十一頁，共八十六頁，編輯于2023年，星期六1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個互斥的信號第四十二頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式邏輯圖電路特點：與門組成的陣列第四十三頁，共八十六頁，編輯于2023年，星期六2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時，譯碼器處于禁止?fàn)顟B(tài)。第四十四頁，共八十六頁，編輯于2023年，星期六真值表輸入：自然二進(jìn)制碼輸出：低電平有效第四十五頁，共八十六頁，編輯于2023年，星期六3、74LS138的級聯(lián)第四十六頁，共八十六頁，編輯于2023年，星期六二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。5.4.2二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。第四十七頁，共八十六頁，編輯于2023年，星期六真值表第四十八頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式邏輯圖第四十九頁，共八十六頁，編輯于2023年，星期六將與門換成與非門，則輸出為反變量，即為低電平有效。第五十頁，共八十六頁，編輯于2023年，星期六２、集成8421BCD碼譯碼器74LS42第五十一頁，共八十六頁，編輯于2023年，星期六5.4.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第五十二頁，共八十六頁，編輯于2023年，星期六第五十三頁，共八十六頁，編輯于2023年，星期六b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極第五十四頁，共八十六頁，編輯于2023年，星期六2、顯示譯碼器真值表僅適用于共陰極LED真值表第五十五頁，共八十六頁，編輯于2023年，星期六a的卡諾圖第五十六頁，共八十六頁，編輯于2023年，星期六b的卡諾圖c的卡諾圖第五十七頁，共八十六頁，編輯于2023年，星期六d的卡諾圖e的卡諾圖第五十八頁，共八十六頁，編輯于2023年，星期六f的卡諾圖g的卡諾圖第五十九頁，共八十六頁，編輯于2023年，星期六邏輯表達(dá)式第六十頁，共八十六頁，編輯于2023年，星期六邏輯圖第六十一頁，共八十六頁，編輯于2023年，星期六2、集成顯示譯碼器74LS48引腳排列圖第六十二頁，共八十六頁，編輯于2023年，星期六功能表第六十三頁，共八十六頁，編輯于2023年，星期六輔助端功能第六十四頁，共八十六頁，編輯于2023年，星期六5.4.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實現(xiàn)邏輯函數(shù)②畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。第六十五頁，共八十六頁，編輯于2023年，星期六2、用二進(jìn)制譯碼器實現(xiàn)碼制變換十進(jìn)制碼8421碼第六十六頁，共八十六頁，編輯于2023年，星期六十進(jìn)制碼余3碼第六十七頁，共八十六頁，編輯于2023年，星期六十進(jìn)制碼2421碼第六十八頁，共八十六頁，編輯于2023年，星期六3、數(shù)碼顯示電路的動態(tài)滅零第六十九頁，共八十六頁，編輯于2023年，星期六5.5數(shù)據(jù)選擇器第七十頁，共八十六頁，編輯于2023年，星期六5.5.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。第七十一頁，共八十六頁，編輯于2023年，星期六邏輯圖第七十二頁，共八十六頁，編輯于2023年，星期六5.5.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。第七十三頁，共八十六頁，編輯于2023年，星期六集成8選1數(shù)據(jù)選擇器74LS151第七十四頁，共八十六頁，編輯于2023年，星期六74LS151的真值表第七十五頁，共八十六頁，編輯于2023年，星期六數(shù)據(jù)選擇器的擴(kuò)展第七十六頁，共八十六頁，編輯于2023年，星期六5.5.3用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。第七十七頁，共八十六頁，編輯于2023年，星期六基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。第七十八頁，共八十六頁，編輯于202