【無(wú)線射頻通信】-通信系統(tǒng)中高性能分集接收機(jī)的設(shè)置方案

----宋停云與您分享--------宋停云與您分享----通信系統(tǒng)中高性能分集接收機(jī)的設(shè)置(1)引言

利用分集接收機(jī)構(gòu)建通信系統(tǒng)會(huì)帶來(lái)較高的器件數(shù)目、功耗、板級(jí)空間占用以及信號(hào)布線。為了降低RF組件數(shù)量，我們可以使用正交解調(diào)器的直接轉(zhuǎn)換架構(gòu)。I/Q的不匹配會(huì)使得構(gòu)建高性能接收器較為困難。這種架構(gòu)要求在RF輸入和占用大量板級(jí)空間的基帶數(shù)字輸出之間安裝一些組件。超外差接收機(jī)只需要一個(gè)模數(shù)轉(zhuǎn)換器(ADC)，而正交解調(diào)器則需要一個(gè)雙通道ADC來(lái)處理現(xiàn)實(shí)及鏡像模擬。對(duì)于單載波系統(tǒng)而言，這種狀況或許是可以接受的，但是分集和直接轉(zhuǎn)換接收機(jī)可以有效地用于多通道系統(tǒng)嗎?這種解決方案能夠有效地適應(yīng)一個(gè)以上或兩個(gè)通道嗎?憑借RF和ADC組件全新的集成度，可以創(chuàng)建一個(gè)高效、高性能的多通道直接轉(zhuǎn)換分集接收機(jī)。為什么選擇分集接收機(jī)?

在通信系統(tǒng)中，設(shè)置接收機(jī)規(guī)范是為了適應(yīng)小接收輸入功率。諸如蜂窩收發(fā)器基站(BTS)的系統(tǒng)可接收來(lái)自手機(jī)的信號(hào)，而放射信號(hào)的手機(jī)可能處在一些極大衰減信號(hào)的環(huán)境中，例如：車庫(kù)、多層建筑或擁擠的市區(qū)。手機(jī)放射的信號(hào)會(huì)從很多不同反射路徑多次到達(dá)BTS。僅使用一個(gè)天線和接收機(jī)，相同信號(hào)的很多版本便會(huì)消失在接收天線上，每個(gè)版本的信號(hào)都具有不同的相位和幅值。瞬時(shí)相位關(guān)系使得信號(hào)建設(shè)性的或破壞性地增加。例如，移動(dòng)電話中，移動(dòng)發(fā)送器并未非完全固定在某一個(gè)空間位置，因此天線上的累積不斷變化。這種現(xiàn)象被稱為快速衰落，其會(huì)導(dǎo)致信號(hào)的漏接收。使用分集天線可增加搜尋到具有足夠接收強(qiáng)度信號(hào)的機(jī)率，由于這種天線為物理隔離式天線。一根天線可能正受到破壞性的干擾，而其他天線則可能不會(huì)。這就是分集天線。為了對(duì)信號(hào)進(jìn)行解調(diào)，我們利用解調(diào)信號(hào)要求的最小信噪比(SNR)構(gòu)建了通信鏈路。分集接收機(jī)考慮到了信號(hào)在最小SNR以上到達(dá)BTS的最高概率。要想構(gòu)建一個(gè)分集接收機(jī)，至少需要為每一個(gè)通道多添加一條接收路徑。這可能會(huì)使電子產(chǎn)品和天線的成本翻一倍。但是，假如它擴(kuò)展了BTS的接收距離并提高了接收質(zhì)量，那么這種成本代價(jià)還是值得的。它可以削減所需基站的數(shù)量，從而降低整個(gè)網(wǎng)絡(luò)的基本建設(shè)成本。為什么選擇ZIF?

零中頻(ZIF)接收機(jī)可完成從射頻到基帶的直接轉(zhuǎn)換，您在超外差接收機(jī)上找不到中頻(IF)。其優(yōu)點(diǎn)是最小化的RF組件數(shù)量、更簡(jiǎn)單濾波以及更低的采樣速率。使用分集接收機(jī)，所需組件增加了一倍，增加了組件成本、板級(jí)空間以及功耗。ZIF接收機(jī)所需組件更少，降低了功耗，節(jié)約了RF部分的板級(jí)空間。為什么選擇集成正交接收機(jī)?

拋開(kāi)一些組件來(lái)構(gòu)建ZIF接收機(jī)較為困難，并且會(huì)占用相當(dāng)多的板級(jí)空間。信號(hào)被轉(zhuǎn)換為正交后，在混頻器輸出和雙通道ADC輸入之間有兩條基帶模擬路徑，包括分立增益放大器和濾波器。沿現(xiàn)實(shí)及鏡像信號(hào)路徑分布的組件之間增益和相位的不匹配會(huì)形成帶內(nèi)噪聲，由于抱負(fù)簡(jiǎn)單運(yùn)算中去除的一些鏡像現(xiàn)在又如相關(guān)信號(hào)一樣消失在相同位置上。帶內(nèi)低級(jí)鏡像降低了帶內(nèi)SNR和誤差矢量幅度(EVM)，從而帶來(lái)通信通道的高誤碼率(BER)。但是，高度集成的ZIF接收機(jī)(例如：TI推出的TRF3710)可以最小化路徑不匹配問(wèn)題。I和Q模擬路徑現(xiàn)在均位于同一顆芯片上。這些路徑會(huì)得到特別好的匹配，由于它們之間幾乎不存在工藝、溫度或電壓差異。該器件包含了一個(gè)簡(jiǎn)單的混頻器、一個(gè)24dB可編程增益放大器(PGA)、一個(gè)可編程八階低通抗混淆ADC輸入濾波器，以及一個(gè)直接連至雙通道ADC的驅(qū)動(dòng)放大器。此外，它還包含了一個(gè)DC偏移校正模塊，對(duì)于最小化模擬輸出的DC偏移重量極為有用。集成全部這些必需功能后，對(duì)于用戶而言，ZIF架構(gòu)變得簡(jiǎn)潔。I和Q路徑得到了匹配，同時(shí)保持了較好的EVM。通過(guò)將信號(hào)鏈的大部分集成到一個(gè)小封裝中，便可以在不犧牲板級(jí)空間或性能的狀況下使用分集接收路徑。

圖1雙通道分集ZIF接收機(jī)為什么選擇八通道ADC?

就使用分集的雙通道ZIF接收機(jī)而言，需要使用八個(gè)ADC(請(qǐng)參見(jiàn)圖1)。假如使用了四個(gè)12位雙通道ADC，每條通道都有并行數(shù)據(jù)輸出，且差不多會(huì)有100條數(shù)據(jù)線路需要布線并被連接至現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。此外，還需要為ADC支配四個(gè)時(shí)鐘。單是從封裝角度來(lái)說(shuō)，四個(gè)9x9mm、12位雙通道ADC就要占用320mm^2以上的板級(jí)空間。另外，約100條數(shù)據(jù)線路的布線輕易就會(huì)使所需板級(jí)空間增加一倍，同時(shí)在FPGA上也要求相同數(shù)量的數(shù)據(jù)輸入。很明顯，推舉使用一個(gè)八通道ADC，那么采納單個(gè)封裝的八個(gè)ADC的功耗和數(shù)據(jù)線路又如何呢?為什么選擇串行八通道ADC?

利用TI的新型ADC(ADS5282)，很多這些問(wèn)題便可迎刃而解。在每個(gè)通道75mW、9x9mm封裝中，低功耗選項(xiàng)僅占用81mm^2，也即四個(gè)雙通道ADC板級(jí)空間的四分之一。更為重要的是，利用串行LVDS數(shù)據(jù)接口后，每個(gè)ADC通道只需一個(gè)LVDS對(duì)。增加一個(gè)LVDS幀和位時(shí)鐘并利用20條物理線路(10個(gè)LVDS對(duì))便可以在FPGA中對(duì)八個(gè)ADC的數(shù)據(jù)進(jìn)行處理，并占用最少的板級(jí)空間。1/f噪聲消失在基帶上，其常見(jiàn)于針對(duì)CMOS低功耗而設(shè)計(jì)的ADC中。這就限制了基帶上(即ZIF架構(gòu)要使用ADC的地方)的有效SNR。ADC具有一個(gè)抑制基帶1/f噪聲的可選模式(請(qǐng)參見(jiàn)圖2)。

圖2請(qǐng)留意，一旦該模式被激活1/f噪聲(基帶四周)便被轉(zhuǎn)換為奈奎斯特，并且兩種狀況下均可看到0-1MHz的SNR依據(jù)奈奎斯特(32.5MHz)測(cè)得65MSPS下ADS5282的SNR為70.4dBFS。假如假設(shè)噪聲底限較奈奎斯特扁平，那么0-1MHz頻帶中的噪聲功率則為85.5dBFS，這主要是由于15.1dB的處理增益：10log10(32.5M/1M)。利用能夠過(guò)濾高達(dá)1MHz的信號(hào)和噪聲的抱負(fù)濾波器，85.5dBFS就為數(shù)字濾波器輸出的預(yù)期SNR。但是，1MHz頻帶中測(cè)得的SNR為81.9dBFS，由于基帶上存在1/f噪聲。一旦噪聲抑制模式被激活，該頻帶中測(cè)得的SNR便提高到86.1dBFS。1MHz帶寬中測(cè)量值(86.1dBFS)超出預(yù)期值(70.4+15.1=85.5dBFS)的這一事實(shí)具有誤導(dǎo)性，由于它是由一個(gè)標(biāo)準(zhǔn)奈奎斯特SNR(70.4dBFS)計(jì)算得到的，而該奈奎斯特SNR包括了高階諧波(第九階以上)，其被當(dāng)作了噪聲。這表明，真正的奈奎斯特SNR(全部諧波除外)實(shí)際上高于0.6dB，或?yàn)?1dBFS。該ADC還在每條通道內(nèi)供應(yīng)了兩倍抽取功能，以消退移頻1/f噪聲(仍舊消失在Fclk/2四周)，通過(guò)處理增益改善帶內(nèi)SNR，并且降低高速串行LVDS數(shù)據(jù)速率。所用數(shù)字濾波器保持少量的抽頭，以達(dá)到節(jié)能的目的。這樣，使用抽取濾波器時(shí)處理增益為~2dB。通過(guò)使用抽取功能來(lái)降低LVDS速率后，可考慮使用更低成本的FPGA選項(xiàng)，同時(shí)在ADC和FPGA之間擁有更為輕松的時(shí)間預(yù)算。

總結(jié)

滿意蜂窩網(wǎng)絡(luò)規(guī)范要求的BTS并不是一項(xiàng)全新的成果。大多數(shù)新型BTS設(shè)計(jì)的主要目標(biāo)都是想通過(guò)降低BTS構(gòu)建成本或削減BTS構(gòu)建數(shù)量