第7章 動(dòng)態(tài)CMOS邏輯電路

章動(dòng)態(tài)CMOS邏輯電路

動(dòng)態(tài)邏輯電路的特點(diǎn)預(yù)充─求值的動(dòng)態(tài)CMOS電路多米諾CMOS電路時(shí)鐘同步CMOS電路2021/5/91靜態(tài)電路vs.動(dòng)態(tài)電路

動(dòng)態(tài)電路是指電路中的一個(gè)或多個(gè)節(jié)點(diǎn)的值是由存儲(chǔ)在電容上的電荷來(lái)決定的；

靜態(tài)電路是指電路的所有節(jié)點(diǎn)都有到地或到電源的電阻通路；2021/5/92靜態(tài)邏輯vs.動(dòng)態(tài)邏輯靜態(tài)邏輯

穩(wěn)定的輸入信號(hào)使MOS管保持在導(dǎo)通或截止?fàn)顟B(tài)，維持穩(wěn)定的輸出狀態(tài)，信號(hào)可長(zhǎng)期保持；動(dòng)態(tài)邏輯

即使撤掉輸入信號(hào)，輸出狀態(tài)在一定時(shí)間內(nèi)仍可保持，但最終不能長(zhǎng)期保持。

撤掉輸入信號(hào)，則輸出信號(hào)不存在。利用電容的存儲(chǔ)效應(yīng)來(lái)保存信息；2021/5/93CMOS動(dòng)態(tài)邏輯的特點(diǎn)比CMOS邏輯晶體管數(shù)少，減小了芯片面積；提高電路工作速度；比靜態(tài)邏輯快，比類NMOS邏輯功耗低；仍是CMOS邏輯，為無(wú)比邏輯；2021/5/94動(dòng)態(tài)邏輯vs.CMOS邏輯優(yōu)點(diǎn):

管子數(shù)少，面積小，速度快；產(chǎn)生泄漏電流，影響動(dòng)態(tài)節(jié)點(diǎn)的信號(hào)保持；缺點(diǎn)：出現(xiàn)電荷分享現(xiàn)象，造成信號(hào)丟失；需要時(shí)鐘信號(hào)控制電路的工作，增加設(shè)計(jì)難度；2021/5/95預(yù)充?求值動(dòng)態(tài)邏輯vs.類NMOS邏輯

可以說(shuō)是在類NMOS電路的基礎(chǔ)上發(fā)展起來(lái)的。

也是只用一個(gè)NMOS(或PMOS)邏輯塊實(shí)現(xiàn)邏輯功能，而把另一邏輯塊用單個(gè)PMOS(或NMOS)管代替。

不同的是負(fù)載管不是常通的，而是受時(shí)鐘信號(hào)的控制；而且對(duì)邏輯功能塊也增加了時(shí)鐘信號(hào)的控制。2021/5/96預(yù)充─求值的動(dòng)態(tài)CMOS電路2021/5/97預(yù)充?求值動(dòng)態(tài)電路的基本構(gòu)成

把靜態(tài)CMOS邏輯直接轉(zhuǎn)換為類NMOS邏輯，再把類NMOS電路中的常通PMOS負(fù)載器件改換為由一時(shí)鐘信控制的PMOS負(fù)載管。

(b)類NMOS電路PulldownNetwork

AB(a)CMOS靜態(tài)電路2021/5/98當(dāng)時(shí)，PMOS管導(dǎo)通，對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充電，使輸出上升為高電平，在預(yù)充階段電路并不實(shí)現(xiàn)要求的邏輯功能，這段輸出是“不真”的。當(dāng)時(shí)，PMOS管截止，輸出電平根據(jù)輸入信號(hào)決定，這才是邏輯求值階段，右圖電路實(shí)現(xiàn)的是“或非”功能，若求值階段A=B=0則下拉通路不通，輸出保持預(yù)充的高電平；若求值階段A、B中有一個(gè)信號(hào)為“1”，則下拉通路導(dǎo)通，輸出結(jié)點(diǎn)電容放電，輸出為低電平。問(wèn)題：若預(yù)充階段A、B中有一個(gè)信號(hào)為高電平“1”，則下拉通路也導(dǎo)通，不僅會(huì)使電路有直流功耗，而且使輸出達(dá)不到高電平，為了有足夠高的高電平，PMOS管要有足夠大的導(dǎo)電因子，這將增加電路面積。2021/5/99求值晶體管

如不加該求值晶體管，則當(dāng)時(shí)鐘控制的PMOS器件在對(duì)輸出充電的過(guò)程中，可能會(huì)在上拉路徑和下拉路徑之間產(chǎn)生競(jìng)爭(zhēng)。

在下拉路徑中增加一個(gè)用時(shí)鐘控制的NMOS管，則只在PMOS器件被關(guān)閉之后才導(dǎo)通，才可實(shí)現(xiàn)邏輯求值；故，該NMOS管又稱為求值晶體管。預(yù)充-求值動(dòng)態(tài)電路2021/5/9102021/5/911預(yù)充—求值動(dòng)態(tài)電路的一般結(jié)構(gòu)（富NMOS/富PMOS電路）2021/5/9122021/5/913對(duì)于富NMOS電路電路處于預(yù)充階段，Mp導(dǎo)通對(duì)輸出結(jié)點(diǎn)電容充電，由于Mn截止，下拉通路斷開，使輸出電平為高電平。

Mp截止，上拉通路斷開，由于Mn導(dǎo)通，下拉通路可以根據(jù)輸入信號(hào)求值，若A=B=1,則下拉通路導(dǎo)通，使輸出放電到低電平，否則保持預(yù)充的高電平。用一對(duì)受時(shí)鐘信號(hào)控制的NMOS管和PMOS管使上拉通路和下拉通路不能同時(shí)導(dǎo)通，因此是無(wú)比電路。2021/5/914預(yù)充—求值動(dòng)態(tài)電路的一般結(jié)構(gòu)（富NMOS電路）OutΦΦA(chǔ)BCMpMNonoff1offon(AB+C)In1In2PDNIn3MNMpΦΦOutCL預(yù)充–求值動(dòng)態(tài)門的一般結(jié)構(gòu)預(yù)充–求值A(chǔ)OI動(dòng)態(tài)門2021/5/915預(yù)充-求值的動(dòng)態(tài)CMOS與非門2021/5/916預(yù)充—求值電路中的電荷分享問(wèn)題

對(duì)于預(yù)充-求值的動(dòng)態(tài)電路，若輸入信號(hào)在求值階段變化，可能會(huì)引起電荷分享問(wèn)題，使輸出信號(hào)受到破壞。2021/5/917對(duì)于預(yù)充-求值的動(dòng)態(tài)電路，若輸入信號(hào)在求值階段變化，可能會(huì)引起電荷分享為題，使輸出信號(hào)受破壞。對(duì)于上圖電路，若要求在求值期間A=1,B=0，使輸出為高電平Vdd，如果信號(hào)A在以后才從“0”變到“1”，則會(huì)由于電荷分享使輸出高電平下降。當(dāng)時(shí)，電路處于預(yù)充階段，Mp導(dǎo)通對(duì)輸出結(jié)點(diǎn)充電，若A=B=0,則M1和M2都截止，中間結(jié)點(diǎn)電容C1不能被充電，Mp只對(duì)CL充電，使輸出為Vdd。當(dāng)時(shí)，電路處于求值階段，Mp截止，信號(hào)B仍然為0，M2截止，因此盡管Mn導(dǎo)通，下拉通路仍然斷開，輸出應(yīng)保持為高電平。但是在求值階段A信號(hào)從“0”變到“1”，使M1管導(dǎo)通，通過(guò)導(dǎo)通的M1，把CL和C1并聯(lián)在一起。在預(yù)充階段CL被充電使輸出Vout=Vdd，而C1沒(méi)被充電，V1=0，當(dāng)兩個(gè)電容并聯(lián)以后，將使CL上存儲(chǔ)的電荷向C1轉(zhuǎn)移，最終達(dá)到靜電平衡，使V1和Vout達(dá)到一個(gè)共同的平衡電平Vf。由于在求值階段Mp截止，不能對(duì)CL再充電，原來(lái)CL被預(yù)充的電荷現(xiàn)在要由CL和C1兩個(gè)電容分享，這就是預(yù)充-求值動(dòng)態(tài)電路的電荷分享問(wèn)題。2021/5/918預(yù)充—求值電路的級(jí)連

當(dāng)用多級(jí)動(dòng)態(tài)邏輯門去實(shí)現(xiàn)復(fù)雜功能時(shí)，不能用富NMOS與富NMOS直接級(jí)聯(lián)，對(duì)于富NMOS電路，輸出節(jié)點(diǎn)預(yù)充的高電平可以使下一級(jí)電路中的NMOS管導(dǎo)通，可能引起誤操作，破壞電路的正常輸出。2021/5/919上圖是一個(gè)富NMOS的動(dòng)態(tài)與非門和一個(gè)富NMOS的動(dòng)態(tài)或非門級(jí)連的情況。在預(yù)充期間兩個(gè)電路下拉通路都斷開，Mp1和Mp2都導(dǎo)通，使結(jié)點(diǎn)電平V1和V2都達(dá)到高電平Vdd。在求值階段，若A=B=1,C=0,應(yīng)該使V1=0,V2=Vdd。但是由于V1從預(yù)充的高電平下降到低電平要通過(guò)3個(gè)串聯(lián)的NMOS管放電，V1下降需要一定的時(shí)間。在V1還沒(méi)有下降到Vtn以前，M3管仍然導(dǎo)通，M3和Mn2構(gòu)成了下拉通路使V2下降，當(dāng)V1下降到低電平時(shí)，使M3管截止后，V2停止下降，但是在求值階段Mp1和Mp2都截止，V2結(jié)點(diǎn)存儲(chǔ)的電荷得不到補(bǔ)充，V2電平下降后不能再恢復(fù)到合格的高電平，影響了電路的正常工作，因此不能用富NMOS動(dòng)態(tài)電路與富NMOS電路直接級(jí)連。2021/5/920

為了避免預(yù)充-求值動(dòng)態(tài)電路在預(yù)充期間不真實(shí)輸出影響下一級(jí)電路的邏輯操作，富NMOS與富NMOS電路不能直接級(jí)聯(lián)，而是采取富NMOS和富PMOS交替級(jí)聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。2021/5/921時(shí)鐘信號(hào)的設(shè)計(jì)

動(dòng)態(tài)短路必須有時(shí)鐘控制。時(shí)鐘信號(hào)的最高頻率由電路的充、放電時(shí)間限制；時(shí)鐘信號(hào)的最低頻率受存儲(chǔ)電荷保持時(shí)間限制。與靜態(tài)反相器上升時(shí)間相同n2021/5/922時(shí)鐘頻率的限制

要使電路正常工作，時(shí)鐘信號(hào)為低電平時(shí)間必須大于電路上升時(shí)間；時(shí)鐘信號(hào)為高電平時(shí)間必須大于電路的下降時(shí)間。如果時(shí)鐘占空比為1：1，則半周期時(shí)間由充放電時(shí)間中較長(zhǎng)的一個(gè)限制。

如果在求值時(shí)NMOS邏輯塊不存在導(dǎo)通通路，輸出為高，由于電路中存在各種泄漏電流，將輸出節(jié)點(diǎn)電容上存儲(chǔ)的電荷泄放，時(shí)間越長(zhǎng)，電荷泄漏越多，高電平下降越顯著。如果允許高電平下降20%，則由此可以限定輸出最長(zhǎng)保持時(shí)間。2021/5/923時(shí)鐘信號(hào)的產(chǎn)生

真正的單向時(shí)鐘電路中，不存在兩相時(shí)鐘偏移引起的信號(hào)競(jìng)爭(zhēng)問(wèn)題。但是會(huì)由于時(shí)鐘信號(hào)延遲引起各個(gè)部分工作的不同步。對(duì)于小的局部電路模塊，時(shí)鐘信號(hào)線的Rc延遲很小，影響不大；但是對(duì)于整個(gè)芯片來(lái)說(shuō)，時(shí)鐘信號(hào)線的RC延遲將變得不可忽略，會(huì)嚴(yán)重影響整個(gè)數(shù)字系統(tǒng)的可靠工作。因此，對(duì)時(shí)鐘信號(hào)線要精心設(shè)計(jì)。由于時(shí)鐘信號(hào)要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提高驅(qū)動(dòng)能力，并避免由于負(fù)載不均勻引起到達(dá)各個(gè)電路的時(shí)鐘延遲不一致，時(shí)鐘信號(hào)必須經(jīng)過(guò)多級(jí)反相器構(gòu)成的緩沖器，而且采用樹狀結(jié)構(gòu)。

2021/5/9242021/5/9252021/5/926多米諾（Domino）CMOS電路2021/5/927多米諾（Domino）CMOS電路

多米諾CMOS電路由一級(jí)預(yù)充-求值動(dòng)態(tài)邏輯門加一級(jí)靜態(tài)CMOS反相器構(gòu)成。由于經(jīng)過(guò)反相器輸出，提高了輸出驅(qū)動(dòng)能力，也解決了富NMOS與富NMOS動(dòng)態(tài)電路不能直接級(jí)聯(lián)的問(wèn)題。2021/5/928多米諾（Domino）CMOS電路Φ=0是預(yù)充階段，使V1為高電平，輸出低電平；當(dāng)Φ=1時(shí)，若A=B=1，則M1，M2和MN1構(gòu)成下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出高電平。若兩個(gè)信號(hào)不全為高，則輸出保持為低電平。2021/5/929多米諾CMOS電路的特點(diǎn)

由于富NMOS多米諾電路在預(yù)充期間的輸出為低電平，它不會(huì)使下級(jí)NMOS管導(dǎo)通，因此富NMOS的多米諾電路直接級(jí)聯(lián)不會(huì)影響下一級(jí)電路正常工作。2021/5/930時(shí)，所有PMOS負(fù)載管都導(dǎo)通，使每一級(jí)動(dòng)態(tài)電路的輸出結(jié)點(diǎn)都被充電到高電平即V1=V2=V3=V4=Vdd。時(shí)，多米諾電路根據(jù)輸入信號(hào)求值，若輸入信號(hào)是A=B=C=D=E=1,第1級(jí)下拉通路導(dǎo)通，使V1下降到0；V1的低電平經(jīng)過(guò)反相器反相后使第2級(jí)的M3導(dǎo)通，由于C=1,M4也導(dǎo)通，第2級(jí)下拉通路導(dǎo)通，使V2下降到0，V2的低電平反相后加到第3級(jí)的輸入管，又使第3級(jí)下拉通路導(dǎo)通，引起V3下降，如此一級(jí)級(jí)連鎖反應(yīng)，就像推倒多米諾骨牌一樣，也正是電路名稱的由來(lái)。2021/5/9312021/5/9322021/5/9332021/5/934在預(yù)充期間，V1和V2都達(dá)到高電平Vdd，由于預(yù)充期間多米諾電路的輸出為低電平，使M3截止，中間結(jié)點(diǎn)電容Cy不能被充電，只有輸出結(jié)點(diǎn)電容Cx被充電。在求值期間，若A=B=1,C=0,求值結(jié)果應(yīng)該使V1=0,V2=Vdd，V1的低電平經(jīng)反相器反相后加到M3上，使M3導(dǎo)通，而M4截止。導(dǎo)通的M3使Cx和Cy并聯(lián)，引起它們之間電荷的再分配，電荷再分配的結(jié)果使V2最終達(dá)到一個(gè)最小值V2min。且其中V2(0)=Vdd是Cx預(yù)充電平，Vy(0)=0是結(jié)點(diǎn)y在電荷再分配前的初始電平，上式V2min是最壞情況下V2可能下降的最小值，由于電荷再分配開始時(shí)M3工作在飽和區(qū)，隨著Vy的上升，有可能使M3截止，使電荷再分配過(guò)程被迫停止。在這種情況下V2和Vy不能達(dá)到統(tǒng)一的平衡電平，可以根據(jù)電荷守恒定律求出V2最終達(dá)到的極小值因?yàn)?，?dāng)Vy上升到（Vdd-Vtn）時(shí)M3截止。2021/5/9352021/5/936為了克服電荷的分享以及電荷泄漏引起的動(dòng)態(tài)電荷輸出結(jié)點(diǎn)的高電平下降，可以在多米諾電路中增加一個(gè)PMOS反饋管。當(dāng)結(jié)點(diǎn)V1在保持高電平時(shí)，多米諾電路輸出為低電平，使反饋管Mf導(dǎo)通，可以補(bǔ)充CL電荷的減少，不過(guò)，由于Mf導(dǎo)電因子不能太大，對(duì)電容充電速度非常緩慢，對(duì)電荷再分配引起的V1下降的改善不是太明顯，但是對(duì)提高電路的保持時(shí)間有明顯的作用，在較低的時(shí)鐘頻率下可以維持輸出電平的穩(wěn)定。如果在求值階段V1應(yīng)該下降到低電平，由于Mf在V1下降的初期仍然導(dǎo)通，為了不使動(dòng)態(tài)電路的下降時(shí)間受到影響，一般要求其中m是V1放電通路中總的串聯(lián)管子的數(shù)目。對(duì)于中間結(jié)點(diǎn)電容較大的情況，應(yīng)該增加對(duì)中間結(jié)點(diǎn)預(yù)充電的管子，即采用多個(gè)預(yù)充電管的多米諾電路結(jié)構(gòu)。多個(gè)充電管結(jié)構(gòu)可以更有效地克服電荷分享帶來(lái)的危害2021/5/937多輸出多米諾電路一個(gè)復(fù)雜的邏輯功能塊可以看作由多個(gè)子邏輯塊串、并聯(lián)組成。不僅可以將動(dòng)態(tài)電路中整個(gè)邏輯塊的結(jié)果經(jīng)反相器輸出，還可以將其中子邏輯塊的結(jié)果也經(jīng)過(guò)反相器輸出。2021/5/938多輸出多米諾電路實(shí)現(xiàn)4位進(jìn)位鏈2021/5/939上頁(yè)圖為進(jìn)位鏈電路進(jìn)位鏈?zhǔn)歉鶕?jù)每位得到的進(jìn)位產(chǎn)生信號(hào)Gi和進(jìn)位傳遞信號(hào)Pi以及低位的進(jìn)位信號(hào)Ci-1來(lái)決定的本位的進(jìn)位輸出。即只要兩個(gè)nmos管串聯(lián)再和一個(gè)nmos管并聯(lián)即可，如果把低位的輸出作為一個(gè)子邏輯塊，則高一位的進(jìn)位輸出只要再串聯(lián)一個(gè)nmos管Pi，然后再并聯(lián)一個(gè)nmos管Gi即可，這樣一位位向上迭加很容易用多輸出多米諾電路實(shí)現(xiàn)多位的進(jìn)位鏈。2021/5/940時(shí)鐘同步CMOS電路(C2MOS)2021/5/941時(shí)鐘同步CMOS電路(C2MOS)ΦΦMn1Mp1INVDDMp2Mn2VoutCLCA

在靜態(tài)CMOS邏輯門的上拉和下拉通路中分別增加一個(gè)受反相時(shí)鐘控制的P管和N管，構(gòu)成一與時(shí)鐘同步的CMOS邏輯門；

這種時(shí)鐘同步的CMOS反相器不是按照預(yù)充-求值的方式，而是求值-保持；

2021/5/942時(shí)鐘同步CMOS電路的工作原理ΦΦMn1Mp1InVDDMp2Mn2OutCL

時(shí)，求值階段：

CMOS邏輯門正常工作，實(shí)現(xiàn)邏輯求值；

時(shí)，保持階段：

CMOS電路停止求值，依靠結(jié)點(diǎn)電容保持信息；工作方式：

求值―保持

HoldonEvaluateclockInOutHoldonEvaluate2021/5/943時(shí)鐘同步CMOS電路的級(jí)聯(lián)兩級(jí)時(shí)鐘CMOS電路要交替級(jí)聯(lián)，時(shí)鐘互為反相，使相鄰兩級(jí)電路分別處于保持和求值階段，以避免信號(hào)競(jìng)爭(zhēng)。ΦΦMn1Mp1INVDDMp2Mn2ΦΦMn1Mp1VDDMp2Mn2Out2CLOut1Out1:HoldOut2:EvalOut1:EvalOut2:HoldclockInOut1:HoldOut2:EvalOut1:EvalOut2:HoldOut1Out22021/5/944時(shí)鐘同步CMOS電路中的電荷共享

時(shí)，求值階段：同理，CL和CA間的電荷共享會(huì)使應(yīng)保持為0的輸出低電平上升。ΦΦMn1Mp1INVDDMp2Mn2OutCLCBCA

時(shí)，保持階段：

若輸入為0，則輸出結(jié)點(diǎn)電容CL被充電為VDD；此時(shí)由于Mn1導(dǎo)通，Mn2截止，內(nèi)部結(jié)點(diǎn)電容CB被放電至0；

若此時(shí)輸入由01，則Mn2導(dǎo)通，Mn1截止，電容CL和CB并聯(lián)，發(fā)生電荷共享，使應(yīng)保持為高電平的輸出電平下降；2021/5/945

電路中電荷共享的解決

將時(shí)鐘控制的一對(duì)MOS管接到輸出結(jié)點(diǎn)上；

時(shí)，求值階段：

若輸入為0，則輸出結(jié)點(diǎn)電容CL被充電為VDD；ΦΦMn2Mp2INVDDMp1Mn1OutCLCBCA同理，CL和CA間也不會(huì)發(fā)生電荷共享使應(yīng)保持為0的輸出低電平上升；

時(shí)，保持階段：

此時(shí)由于Mn1導(dǎo)通，Mn2截止，內(nèi)部結(jié)點(diǎn)電容CB與CL間共享，但此時(shí)上拉支路導(dǎo)通，可持續(xù)充電；

若此時(shí)輸入由01，則Mn2導(dǎo)通，但Mn1截止，電容CL和CB間不會(huì)發(fā)生電荷共享；2021/5/9462021/5/9472021/5/948在CMOS靜態(tài)邏輯門的輸入端增加時(shí)鐘控制的

CMOS傳輸門也可以實(shí)現(xiàn)時(shí)鐘同步CMOS電路；

電路的另一種形式InOut2021/5/949時(shí)鐘同步CMOS電路的特點(diǎn)保持了靜態(tài)CMOS電路的對(duì)稱和互補(bǔ)性能；輸出可與任何電路的輸入端級(jí)聯(lián)；輸入可接受任何電路的輸出信號(hào)；2021/5/950NORA和TSPC電路2021/5/951兩相時(shí)鐘信號(hào)偏移引起的信號(hào)競(jìng)爭(zhēng)

動(dòng)態(tài)時(shí)鐘電路中常采用兩相時(shí)鐘Φ和Φ；它們的延遲可能不同；或：負(fù)載可能不匹配；造成兩相時(shí)鐘的偏移

使Φ和Φ

在某一時(shí)刻為相同的值；

導(dǎo)致電路出現(xiàn)信號(hào)競(jìng)爭(zhēng)；

電路無(wú)法正常工作；2021/5/952下圖為利用時(shí)鐘控制的傳輸門作為動(dòng)態(tài)寄存，實(shí)現(xiàn)流水線操作，以提高系統(tǒng)的工作速度，如果兩相時(shí)鐘發(fā)生偏移，出現(xiàn)和都是“0”或都是“1”，這將使兩個(gè)傳輸門同時(shí)導(dǎo)通，造成信號(hào)競(jìng)爭(zhēng)。如圖兩相時(shí)鐘都為“1”的情況，兩個(gè)傳輸門中的NMOS管都導(dǎo)通，新的數(shù)據(jù)經(jīng)過(guò)第一個(gè)傳輸門送入邏輯功能塊進(jìn)行操作，其結(jié)果經(jīng)第二個(gè)傳輸門向下級(jí)傳送，而同時(shí)上次操作結(jié)果也在通過(guò)第二個(gè)傳輸門向下級(jí)傳送，從而造成信號(hào)競(jìng)爭(zhēng)。如果時(shí)鐘偏移量大于邏輯電路的延遲時(shí)間，電路將無(wú)法工作。時(shí)鐘偏移引起信號(hào)競(jìng)爭(zhēng)2021/5/953避免信號(hào)競(jìng)爭(zhēng)的設(shè)計(jì)精心設(shè)計(jì)時(shí)鐘信號(hào)的路徑，盡量減小時(shí)鐘的偏移；改進(jìn)動(dòng)態(tài)電路的結(jié)構(gòu)設(shè)計(jì)，使其不受時(shí)鐘偏移的影響；這種電路稱為無(wú)競(jìng)爭(zhēng)動(dòng)態(tài)電路（norace，NORA）。2021/5/954NORA動(dòng)態(tài)CMOS電路基本結(jié)構(gòu)由預(yù)充―求值的富NMOS邏輯和富PMOS邏輯交替級(jí)聯(lián)構(gòu)成一動(dòng)態(tài)邏輯級(jí)；富NMOS邏輯級(jí)和富PMOS邏輯級(jí)的時(shí)鐘控制互為反相；最后再級(jí)聯(lián)一時(shí)鐘同步CMOS反相器作為鎖存器。2021/5/955NORA電路是利用反相器作鎖存器，把預(yù)充-求值的動(dòng)態(tài)邏輯電路和鎖存器結(jié)合起來(lái)。當(dāng)（）時(shí)，前2級(jí)動(dòng)態(tài)電路處于預(yù)充階段，而鎖存器上、下拉通路都斷開，處于保持階段。當(dāng)（）時(shí)，前2級(jí)動(dòng)態(tài)電路都處于求值階段，求值結(jié)果送入，鎖存器根據(jù)輸入信號(hào)求值。由于整個(gè)電路是在期間求值，這個(gè)電路就稱為相塊，類似地也可以構(gòu)成相塊NORA電路塊。2021/5/956

相CMOSNORA邏輯np-CMOSLogicpblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3

LogicOut32021/5/957

相NORA動(dòng)態(tài)CMOS電路工作原理時(shí)，保持階段：結(jié)點(diǎn)out1通過(guò)Mp1預(yù)充電至VDD，而結(jié)點(diǎn)out2通過(guò)

Mn2預(yù)放電至0；時(shí)鐘同步CMOS電路不工作，處于保持狀態(tài)；工作方式：預(yù)充―求值和求值―保持的結(jié)合

時(shí)，求值階段：

富NMOS級(jí)和富PMOS級(jí)結(jié)束預(yù)充電過(guò)程，進(jìn)入邏輯求值階段；時(shí)鐘同步CMOS電路將輸入信號(hào)反相輸出；整個(gè)電路在期間求值，故稱為相塊；2021/5/958NORA動(dòng)態(tài)CMOS電路工作原理在時(shí)鐘信號(hào)由低變換至高時(shí)，所有級(jí)聯(lián)的NMOS邏輯級(jí)和PMOS邏輯級(jí)一個(gè)接一個(gè)地定值；對(duì)于時(shí)鐘同步CMOS鎖存器，在求值階段實(shí)際上只有一相時(shí)鐘起作用；故C2MOS反相器的輸出不會(huì)受到前級(jí)預(yù)充電信號(hào)的干擾，也不會(huì)受到時(shí)鐘和信號(hào)偏移的影響，因此避免了信號(hào)競(jìng)爭(zhēng)。2021/5/959NORACMOS邏輯的特點(diǎn)每個(gè)動(dòng)態(tài)邏輯級(jí)的輸出不需要靜態(tài)CMOS反相器，且與多米諾邏輯兼容；交替級(jí)聯(lián)可實(shí)現(xiàn)一個(gè)流水線操作的復(fù)雜系統(tǒng)；

流水線系統(tǒng)的交替段可處理連續(xù)的輸入數(shù)據(jù)。由于采用了時(shí)鐘同步CMOS鎖存器，使前級(jí)電路模塊輸出保持不變時(shí)后級(jí)電路模塊求值，保證了輸入和輸出信號(hào)的穩(wěn)定。clock2021/5/960NORACMOS邏輯的交替級(jí)聯(lián)含相段和相段；富NMOS級(jí)由時(shí)鐘信號(hào)控制，富PMOS級(jí)由反相時(shí)鐘信號(hào)控制；兩相控制的邏輯塊交替級(jí)連；2021/5/961pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的段定值發(fā)生在Φ=1期間；2021/5/962pblocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的段定值發(fā)生在Φ=0期間；2021/5/963真單相時(shí)鐘電路

（TSPC，turesinglephaseclock）在NORA的基礎(chǔ)上發(fā)展起來(lái)，但每一級(jí)只采用一種MOS管網(wǎng)絡(luò)和一相時(shí)鐘驅(qū)動(dòng)；避免了信號(hào)的交疊或偏