數(shù)電數(shù)字邏輯

2023/6/6GUETSchoolofInformation&Communications1數(shù)字邏輯A主講：信息與通信學(xué)院李秀東（講師）2023/6/6GUETSchoolofInformation&Communications2一、含常用組合邏輯電路的分析方法1.以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路①寫(xiě)出邏輯表達(dá)式；②列出真值表；③分析電路的邏輯功能。2.以優(yōu)先編碼器、超前進(jìn)位加法器、數(shù)值比較器為核心的組合邏輯電路①列出邏輯真值表；②分析電路的邏輯功能。4.4常用組合電路的分析與設(shè)計(jì)方法以常用組合邏輯單元電路為主構(gòu)成的組合邏輯電路稱為單元級(jí)組合邏輯電路。2023/6/6GUETSchoolofInformation&Communications3例：分析下圖電路的邏輯功能。解：①邏輯表達(dá)式

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

74LS138

A2

A1

A0

S1

S2

S3

C

B

A

1

Z1

Z2

2023/6/6GUETSchoolofInformation&Communications4②邏輯真值表2023/6/6GUETSchoolofInformation&Communications5例：分析下圖電路的邏輯功能。解：①邏輯表達(dá)式2023/6/6GUETSchoolofInformation&Communications6②邏輯真值表③功能分析此電路是1位全加器。A是低位的進(jìn)位CI，B、C是兩個(gè)加數(shù)，Y1為加法器的和S，Y2為加法器向高位的進(jìn)位CO。2023/6/6GUETSchoolofInformation&Communications7例：分析下圖電路的邏輯功能。4位加法器4位數(shù)值比較器2023/6/6GUETSchoolofInformation&Communications8解：①邏輯真值表②分析：當(dāng)D3～D0≤9時(shí)，Y（A>B）＝0，Y3～Y0等于D3～D0，即為十進(jìn)制數(shù)的0～9；當(dāng)D3～D0＞9時(shí)，Y（A>B）＝1，則加法器將D3～D0加上6，Y3～Y0就等于調(diào)整后的十進(jìn)制數(shù)的個(gè)位，同時(shí)CO＝1表示十進(jìn)制數(shù)的十位。③結(jié)論：此電路是將4位二進(jìn)制數(shù)D3～D0轉(zhuǎn)化為十進(jìn)制數(shù)的8421BCD碼的電路。2023/6/6GUETSchoolofInformation&Communications9①進(jìn)行邏輯抽象，列出邏輯真值表。②根據(jù)真值表，寫(xiě)出相應(yīng)的邏輯函數(shù)表達(dá)式。③選擇器件。（譯碼器、數(shù)據(jù)選擇器）④根據(jù)所選擇器件特點(diǎn)變換邏輯式。⑤畫(huà)出邏輯電路連接圖。

（切記：組合邏輯單元電路的附加控制端的連接?。?/p>

二、單元級(jí)組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)過(guò)程一般按下列步驟進(jìn)行：2023/6/6GUETSchoolofInformation&Communications101.用譯碼器設(shè)計(jì)組合邏輯電路①寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（最小項(xiàng)之和），并變換為與非-與非形式；②畫(huà)出用二進(jìn)制譯碼器和與非門(mén)實(shí)現(xiàn)這些函數(shù)的接線圖。n線—2n線譯碼器有2n個(gè)代碼組合，包含了n變量函數(shù)的全部最小項(xiàng)。當(dāng)譯碼器的使能端有效時(shí)，每個(gè)輸出（一般為低電平輸出）對(duì)應(yīng)相應(yīng)的最小項(xiàng),即。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門(mén)電路，便可以實(shí)現(xiàn)邏輯函數(shù)。一般步驟：2023/6/6GUETSchoolofInformation&Communications11例：試用3-8線譯碼器74LS138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：（1）先將邏輯函數(shù)化為最小項(xiàng)之和的標(biāo)準(zhǔn)與或式；2023/6/6GUETSchoolofInformation&Communications12（1）先將邏輯函數(shù)化為最小項(xiàng)之和的標(biāo)準(zhǔn)與或式：（2）將邏輯函數(shù)化為標(biāo)準(zhǔn)的與非-與非表達(dá)式：（3）確定函數(shù)輸入變量與譯碼器輸入端的對(duì)應(yīng)關(guān)系，畫(huà)連線圖74LS138ABC1&&&&2023/6/6GUETSchoolofInformation&Communications13如果采用74LS154（4線-16線譯碼器）來(lái)設(shè)計(jì)，應(yīng)該怎樣連接？74LS154…………CBA0&Z1Y6Y5Y4Y31&Z1Y14Y13Y12Y112023/6/6GUETSchoolofInformation&Communications14（1）數(shù)據(jù)選擇器輸出變量的一般表達(dá)式:n：數(shù)據(jù)選擇器的地址變量個(gè)數(shù)mi：地址變量的最小項(xiàng)（2）表達(dá)式的特點(diǎn)：具有標(biāo)準(zhǔn)與或表達(dá)式的形式；提供了地址變量的全部最小項(xiàng)；受片選端的控制：時(shí)有效；一般Di可以當(dāng)做一個(gè)變量處理：可以取原變量；反變量；0；1（Di=1時(shí)，對(duì)應(yīng)的最小項(xiàng)在式中出現(xiàn)）2.用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路2023/6/6GUETSchoolofInformation&Communications15一般設(shè)計(jì)步驟:（1）確定應(yīng)該選用的數(shù)據(jù)選擇器：n：地址變量個(gè)數(shù)k：函數(shù)的變量個(gè)數(shù)（2）將邏輯函數(shù)化為標(biāo)準(zhǔn)“與或”式（最小項(xiàng)之和的形式）（3）寫(xiě)出數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式（4）對(duì)照比較，確定選擇器各個(gè)輸入變量的表達(dá)式（5）畫(huà)出連線圖地址輸入端：數(shù)據(jù)輸入端：k＝n、k>n、k<n2023/6/6GUETSchoolofInformation&Communications16例：用8選1選擇器實(shí)現(xiàn)邏輯函數(shù)：（1）將邏輯函數(shù)化為標(biāo)準(zhǔn)“與或”式（2）寫(xiě)出選擇器的輸出函數(shù)表達(dá)式（3）對(duì)照比較，確定數(shù)據(jù)選擇器各個(gè)輸入端的表達(dá)式①k＝n選地址A2A1A0=ABC2023/6/6GUETSchoolofInformation&Communications17（4）畫(huà)連線圖74LS1512023/6/6GUETSchoolofInformation&Communications18（1）寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或式②K>n（K＝n+1）例：用8選1選擇器實(shí)現(xiàn)邏輯函數(shù)：2023/6/6GUETSchoolofInformation&Communications19（3）對(duì)照比較，確定數(shù)據(jù)選擇器各個(gè)輸入端的表達(dá)式（2）寫(xiě)出8選1選擇器的輸出函數(shù)表達(dá)式選地址A2A1A0=ABC2023/6/6GUETSchoolofInformation&Communications20（4）畫(huà)連線圖74LS15112023/6/6GUETSchoolofInformation&Communications213.用加法器設(shè)計(jì)組合邏輯電路例：試用4位超前進(jìn)位加法器74LS283構(gòu)成4位減法器。解：設(shè)被減數(shù)為A3A2A1A0，減數(shù)為B3B2B1B0。由二進(jìn)制運(yùn)算法則可知，A3A2A1A0減去B3B2B1B0等于A3A2A1A0加上B3B2B1B0的補(bǔ)碼。而補(bǔ)碼等于反碼加1。故B3B2B1B0的補(bǔ)碼可以利用非門(mén)求B3B2B1B0的反碼，利用低位進(jìn)位輸入端CI接1實(shí)現(xiàn)B3B2B1B0的反碼加1。1

1

A3

A2

A1

A0

B3

B0

B1

B2

CI

CO

74LS283

Y3

Y2

Y1

Y0

A3

A2

A1

A0

B3

B2

B1

B0

1

1

1

Y3

Y2

Y1

Y0

2023/6/6GUETSchoolofInformation&Communications22例：設(shè)計(jì)一個(gè)能將BCD代碼轉(zhuǎn)換為余3代碼的代碼轉(zhuǎn)換器。解：列出代碼轉(zhuǎn)換電路的邏輯真值表：可得：

Y3Y2Y1Y0=DCBA+00112023/6/6GUETSchoolofInformation&Communications234.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)

一、競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，使門(mén)的兩個(gè)輸入同時(shí)向相反的邏輯電平跳變，這種現(xiàn)象稱為競(jìng)爭(zhēng)。FAAtpd由于競(jìng)爭(zhēng)而使電路輸出出現(xiàn)不符合門(mén)電路穩(wěn)態(tài)下的邏輯功能的現(xiàn)象，即出現(xiàn)了尖峰脈沖（毛刺），這種現(xiàn)象稱為冒險(xiǎn)。正脈沖－－“1”型冒險(xiǎn)2023/6/6GUETSchoolofInformation&Communications24AAtpdF注意：競(jìng)爭(zhēng)的存在不一定都會(huì)產(chǎn)生冒險(xiǎn)（毛刺）。由于不同的傳輸路徑的門(mén)電路的延遲造成的競(jìng)爭(zhēng)－－自競(jìng)爭(zhēng)。負(fù)脈沖－－“0”型冒險(xiǎn)2023/6/6GUETSchoolofInformation&Communications25一個(gè)變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F中時(shí)，則該變量是具有競(jìng)爭(zhēng)條件的變量。如果消去其他變量（令其他變量為0或1），留下具有競(jìng)爭(zhēng)條件的變量，①若函數(shù)出現(xiàn)則產(chǎn)生負(fù)的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“0”型冒險(xiǎn)；②若函數(shù)出現(xiàn)則產(chǎn)生正的尖峰脈沖的冒險(xiǎn)現(xiàn)象，－－“1”型冒險(xiǎn)。二、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的檢查方法1.代數(shù)識(shí)別法2023/6/6GUETSchoolofInformation&Communications26[4.4.1]試判斷圖示兩個(gè)電路中是否存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。已知任何瞬間輸入變量只可能有一個(gè)狀態(tài)改變。當(dāng)B=C=1時(shí)（a）電路中存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。(a)(b)當(dāng)A=C=0時(shí)（b）電路中存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。2023/6/6GUETSchoolofInformation&Communications27三、競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象的消除接入濾波電容在輸出端并接一個(gè)很小的濾波電容，電容的數(shù)值通常在幾十至幾百皮法的范圍內(nèi)。2.引入選通脈沖3.修改邏輯設(shè)計(jì)在輸出邏輯函數(shù)式中增加冗余項(xiàng)。2023/6/6GUETSchoolofInformation&Communications28第四章小結(jié)一、常用的中規(guī)模組合邏輯器件（MSI）1、會(huì)認(rèn)管腳：電源端；控制端；數(shù)據(jù)端；2、能看懂功能表3、熟悉常用的MSI的邏輯功能，能正確使用組件。輸出端74LS15174LS1382023/6/6GUETSchoolofInformation&Communications29加法器和比較器：加數(shù)A和輸出加數(shù)BCI0加法器進(jìn)位輸出數(shù)A比較結(jié)果數(shù)B比較器低位的比較結(jié)果IA>BIA=BIA<BYA>BYA=BYA<B2023/6/6GUETSchoolofInformation&Communications30二、組合邏輯電路的分析方法1.SSI組合邏輯電路的分析：(1)根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開(kāi)始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；(2)化簡(jiǎn)輸出函數(shù)表達(dá)式，列出真值表；(3)進(jìn)行邏輯功能描述。2.以譯碼器、數(shù)據(jù)選擇器為核心的組合邏輯電路:①寫(xiě)出邏輯表達(dá)式；②列出真值表；③分析電路的邏輯功能。3.以優(yōu)先編碼器、超前進(jìn)位加法器、數(shù)值比較器為核心的組合邏輯電路:①列出邏輯真值表；②分析電路的邏輯功能。2023/6/6GUETSchoolofInformation&Communications31三、組合邏輯電路的設(shè)計(jì)方法a.邏輯抽象，列出真值表。①找出輸入、輸出邏輯變量③由輸入輸出的因果關(guān)系寫(xiě)真值表②編碼：定義變量值“0”“1“