EDA實(shí)驗(yàn)-七段數(shù)碼管

/１．實(shí)驗(yàn)名稱:十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)2。實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)７段數(shù)碼顯示譯碼器的Verｉｌog硬件設(shè)計(jì).3。實(shí)驗(yàn)原理：7段數(shù)碼是純組合電路,通常的小規(guī)模專用IC，如7４或4０00系列的器件只能作十進(jìn)制BCＤ碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPＧA/CPLD中來(lái)實(shí)現(xiàn)。例如6—１８作為7段譯碼器,輸出信號(hào)LED7Ｓ的7位分別接圖6-17數(shù)碼管的7個(gè)段,高位在左,低位在右。例如當(dāng)LED7Ｓ輸出為“”時(shí)，數(shù)碼管的7個(gè)段g,f，e,d，c，b，a分別接1，１，0，1，１,０，1；接有高電平的段發(fā)亮,于是數(shù)碼管顯示“5".這里沒(méi)有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段ｈ，然后將LED7S改為8位輸出。4。實(shí)驗(yàn)內(nèi)容：編輯和輸入設(shè)計(jì)文件新建文件夾--輸入源程序-—文件存盤源程序：mｏｄuｌeLED（A，LED７Ｓ);input［3:０]A；outpuｔ［6：０］LＥＤ７S;reg[6:0］LED7S;always＠（A)begin:LＥＤcaｓe(Ａ)4’b0000:LＥD7S<＝７'b0111111；４'ｂ00０1：LED7Ｓ＜=7’b0000110；４’b０01０:LＥＤ７Ｓ<=7’b１０11011；４’b00１１:LＥＤ７S〈=7’b1０01１11;4’b0１00：LEＤ7Ｓ＜=7'ｂ１１00110；4'b０1０1:LＥＤ7S〈=7＇b1101101;４’b011０：LED7S<=7'b11１１１01;4'ｂ0１11：ＬED7Ｓ＜=7＇b0000111；４＇b１000:ＬＥD7Ｓ<=7＇b1１11111;４’ｂ100１：ＬEＤ7Ｓ＜=７＇b1101１1１；4'b1010：LＥD７S<=7’ｂ1110111；4'b１0１1：LEＤ7S<=７’ｂ1111100；4’ｂ11０0:LＥD7S〈=7’b0111001；4'ｂ11０1：ＬEＤ７S〈=7＇b１0１1110；４'b1110：LＥD7S〈=７’b111１00１;4'b1111：LED7S<=7＇b１110001；deｆａulｔ:LED7Ｓ＜=７’b0１1１11１；enｄcaseｅｎdendmodulｅ創(chuàng)建工程打開(kāi)并建立新工程管理窗口——將設(shè)計(jì)文件加入工程中——選擇目標(biāo)芯片——工具設(shè)置——結(jié)束設(shè)置全程編譯前約束項(xiàng)目設(shè)置選擇FＰGA目標(biāo)芯片—-選擇配置器件的工作方式—-選擇配置器件和編程方式——選擇目標(biāo)器件引腳端口狀態(tài)—-選擇Ｖeriｌoｇ語(yǔ)言版本全程綜合與編譯Pｒocessiｎg--ＳtａｒtCｏmｐｉlation啟動(dòng)全程編譯仿真測(cè)試時(shí)序分析：延時(shí)分析及結(jié)果：生成RＴL原理圖:該實(shí)驗(yàn)的配置模式：適配板布局圖及實(shí)驗(yàn)儀IO腳與芯片的管腳對(duì)應(yīng)關(guān)系和其詳細(xì)放大圖片:十六進(jìn)制邏輯分析：計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖:6.總結(jié)與體會(huì)本次實(shí)驗(yàn)讓我學(xué)會(huì)了很多知識(shí).首先，對(duì)Ｑuarｔus

II有了清晰、深入的理解；其次，學(xué)會(huì)了7段數(shù)碼顯示譯碼器的Verｉｌog硬件設(shè)計(jì)；再次,對(duì)Verilｏｇ語(yǔ)言更加熟悉的掌握，明白其用法及格式