位移位乘法器

位移位乘法器第一頁，共十五頁，編輯于2023年，星期六實驗其乘法原理是：乘法通過逐項移位相加原理來實現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。從圖9-5的邏輯圖及其乘法操作時序圖圖9-4（示例中的相乘數(shù)為9FH和FDH）上可以清楚地看出此乘法器的工作原理。圖9-5中，START信號的上跳沿及其高電平有兩個功能，即16位寄存器清零和被乘數(shù)A[7..0]向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號。CLK為乘法時鐘信號。當(dāng)被乘數(shù)被加載于8位右移寄存器SREG8B后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。當(dāng)為1時，1位乘法器ANDARITH打開，8位乘數(shù)B[7..0]在同一節(jié)拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節(jié)拍的上升沿被鎖進此鎖存器。而當(dāng)被乘數(shù)的移出位為0時，與門全零輸出。如此往復(fù)，直至8個時鐘脈沖后，最后乘積完整出現(xiàn)在REG16B端口。在這里，1位乘法器ANDARITH的功能類似于1個特殊的與門，即當(dāng)ABIN為‘1’時，DOUT直接輸出DIN，而當(dāng)ABIN為‘0’時，DOUT輸出全“00000000”。實驗8-1移位相加8位硬件乘法器電路設(shè)計第二頁，共十五頁，編輯于2023年，星期六實驗8-1移位相加8位硬件乘法器電路設(shè)計電路原理第三頁，共十五頁，編輯于2023年，星期六實驗8-1移位相加8位硬件乘法器電路設(shè)計第四頁，共十五頁，編輯于2023年，星期六實驗8-1移位相加8位硬件乘法器電路設(shè)計第五頁，共十五頁，編輯于2023年，星期六實驗8-1移位相加8位硬件乘法器電路設(shè)計第六頁，共十五頁，編輯于2023年，星期六實驗8-1移位相加8位硬件乘法器電路設(shè)計第七頁，共十五頁，編輯于2023年，星期六實驗【例8-32】LIBRARYIEEE;--8位右移寄存器USEIEEE.STD_LOGIC_1164.ALL;ENTITYSREG8BISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSREG8B;ARCHITECTUREbehavOFSREG8BISSIGNALREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)BEGINIFLOAD='1'THENREG8<=DIN;ELSIFCLK'EVENTANDCLK='1'THENREG8(6DOWNTO0)<=REG8(7DOWNTO1);ENDIF;ENDPROCESS;QB<=REG8(0);--輸出最低位ENDbehav;實驗8-1移位相加8位硬件乘法器電路設(shè)計第八頁，共十五頁，編輯于2023年，星期六實驗【例8-33】LIBRARYIEEE;--8位加法器USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8ISPORT(B,A:INSTD_LOGIC_VECTOR(7DOWNTO0);S:OUTSTD_LOGIC_VECTOR(8DOWNTO0));ENDADDER8;ARCHITECTUREbehavOFADDER8ISBEGINS<='0'&A+B;ENDbehav;實驗8-1移位相加8位硬件乘法器電路設(shè)計第九頁，共十五頁，編輯于2023年，星期六實驗【例8-34】LIBRARYIEEE;--1位乘法器USEIEEE.STD_LOGIC_1164.ALL;ENTITYANDARITHIS--選通與門模塊PORT(ABIN:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDANDARITH;ARCHITECTUREbehavOFANDARITHISBEGINPROCESS(ABIN,DIN)BEGINFORIIN0TO7LOOP--循環(huán)，完成8位與1位運算DOUT(I)<=DIN(I)ANDABIN;ENDLOOP;ENDPROCESS;ENDbehav;實驗8-1移位相加8位硬件乘法器電路設(shè)計第十頁，共十五頁，編輯于2023年，星期六實驗【例8-35】LIBRARYIEEE;--16位鎖存器/右移寄存器USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16BISPORT(CLK,CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(8DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDREG16B;ARCHITECTUREbehavOFREG16BISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLR='1'THENR16S<=(OTHERS=>'0');--清零信號ELSIFCLK'EVENTANDCLK='1'THEN--時鐘到來時，鎖存輸入值，并右移低8R16S(6DOWNTO0)<=R16S(7DOWNTO1);--右移低8位R16S(15DOWNTO7)<=D;--將輸入鎖到高8位ENDIF;ENDPROCESS;Q<=R16S;ENDbehav;實驗8-1移位相加8位硬件乘法器電路設(shè)計第十一頁，共十五頁，編輯于2023年，星期六實驗

（3）實驗內(nèi)容1：根據(jù)給出的乘法器邏輯原理圖及其各模塊的VHDL描述，在MAX+plusII上完成全部設(shè)計，包括編輯、編譯、綜合和仿真操作等。以87H乘以F5H為例，進行仿真，對仿真波形作出詳細解釋，包括對8個工作時鐘節(jié)拍中，每一節(jié)拍乘法操作的方式和結(jié)果，對照波形圖給以詳細說明。

（4）實驗內(nèi)容2：編程下載，進行實驗驗證。實驗電路可選擇附圖1-3，8位乘數(shù)和被乘數(shù)可分別用鍵2、鍵1、鍵4和鍵3輸入；16位乘積可由4個數(shù)碼管顯示；用鍵8輸入CLK，鍵7輸入START。詳細觀察每一時鐘節(jié)拍的運算結(jié)果，并與仿真結(jié)果進行比較。實驗8-1移位相加8位硬件乘法器電路設(shè)計第十二頁，共十五頁，編輯于2023年，星期六實驗實驗8-1移位相加8位硬件乘法器電路設(shè)計圖8-48位移位相加乘法器運算邏輯波形圖第十三頁，共十五頁，編輯于2023年，星期六實驗

（5）實驗內(nèi)容3：乘法時鐘連接實驗系統(tǒng)上的連續(xù)脈沖，如clock0，設(shè)計一個此乘法器的控制模塊，接受實驗系統(tǒng)上的連續(xù)脈沖，如clock0，當(dāng)給定啟動/清0信號后，能自動發(fā)出CLK信號驅(qū)動乘法運算，當(dāng)8個脈沖后自動停止。

（6）思考題：用MAX+plusII進行優(yōu)化設(shè)計后，具體說明并比較組合電路乘法器與本乘法器的邏輯資源占用情況和運行速度。