計算機組成原理白中英第五章中央處理器

計算機組成原理白中英第五章中央處理器第一頁，共一百零一頁，編輯于2023年，星期五第一章計算機系統(tǒng)概論第二章運算方法和運算器第三章存儲系統(tǒng)第四章指令系統(tǒng)第五章中央處理器第六章總線系統(tǒng)第七章外圍設備第八章輸入輸出系統(tǒng)第九章并行組織目錄第二頁，共一百零一頁，編輯于2023年，星期五教材白中英，計算機組成原理·網(wǎng)絡版，科學出版社，2002參考書石磊，計算機組成原理·第2版,清華大學出版社，2006錢曉捷，微型計算機原理及應用,清華大學出版社，2006王愛英,計算機組成與結構·第3版,清華大學出版社，2001白中英鄺堅，計算機組織與結構·網(wǎng)絡版，科學出版社，2003第三頁，共一百零一頁，編輯于2023年，星期五計算機組成原理第5章中央處理器

5.1CPU的組成和功能 5.8流水CPU5.2

指令周期 5.9RISCCPU5.3時序產(chǎn)生器和控制方式 5.10多媒體CPU5.4微程序控制器 5.11CPU性能評價5.5微程序設計技術5.6硬布線控制器5.7傳統(tǒng)CPU第四頁，共一百零一頁，編輯于2023年，星期五5.1CPU的功能和組成

當代主流計算機所遵循的仍然是馮.諾依曼的“存儲程序、程序控制”思想

程序告訴計算機：應該逐步執(zhí)行什么操作；在什么地方找到用來操作的數(shù)據(jù)，結果存到何處等

中央處理器是控制計算機自動完成取出指令和執(zhí)行指令任務的部件。它是計算機的核心部件，通常簡稱為CPU（CentralProcessingUnit）第五頁，共一百零一頁，編輯于2023年，星期五5.1.1CPU的功能

★指令控制

保證機器按程序規(guī)定的順序取出執(zhí)行★操作控制

CPU產(chǎn)生每條指令所對應的操作信號，并把各種操作信號送往相應的部件，從而控制這些部件按指令的要求進行動作★時間控制

對各種操作的實施時間進行定時★數(shù)據(jù)加工

對數(shù)據(jù)進行算術運算和邏輯運算處理第六頁，共一百零一頁，編輯于2023年，星期五5.1.2CPU的基本組成控制器完成對整個計算機系統(tǒng)操作的協(xié)調(diào)與指揮。

(1)控制機器從內(nèi)存中取出一條指令，并指出下一條指令在內(nèi)存中的位置；

(2)對指令進行譯碼，并產(chǎn)生相應的操作控制信號，送往相應的部件，啟動規(guī)定的動作；

(3)指揮并控制CPU、內(nèi)存與輸入/輸出（I/O）設備之間數(shù)據(jù)流動的方向運算器是數(shù)據(jù)加工處理部件，所進行的全部操作由控制器發(fā)出的控制信號指揮

(1)執(zhí)行所有的算術運算；

(2)執(zhí)行所有的邏輯運算，并進行邏輯測試第七頁，共一百零一頁，編輯于2023年，星期五算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC存儲器

I/OCPUALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制ccccc緩沖寄存器DRCPU的基本模型第八頁，共一百零一頁，編輯于2023年，星期五5.1.3

CPU中的主要寄存器

數(shù)據(jù)緩沖寄存器（DR）暫時存放由內(nèi)存讀出或寫入的指令或數(shù)據(jù)字指令寄存器（IR）保存當前正在執(zhí)行的一條指令程序計數(shù)器（PC）確定下一條指令的地址地址寄存器（AR）保存當前CPU所訪問的內(nèi)存單元的地址累加寄存器（AC）最常使用的一個通用寄存器狀態(tài)條件寄存器（PSW）保存由算術和邏輯指令的結果建立的各種條件碼第九頁，共一百零一頁，編輯于2023年，星期五5.1.4操作控制器與時序產(chǎn)生器

操作控制器在各寄存器之間建立數(shù)據(jù)通路（傳送信息的通路）操作控制器的功能:就是根據(jù)指令操作碼和時序信號，產(chǎn)生各種操作控制信號，以便正確地建立數(shù)據(jù)通路，從而完成取指令和執(zhí)行指令的控制硬布線控制器微程序控制器時序產(chǎn)生器產(chǎn)生并發(fā)出計算機所需要的時序控制信號第十頁，共一百零一頁，編輯于2023年，星期五5.2

指令周期—讀取指令指令地址送入主存地址寄存器讀主存，讀出內(nèi)容送入指定的寄存器—分析指令—按指令規(guī)定內(nèi)容執(zhí)行指令不同指令的操作步驟數(shù)和具體操作內(nèi)容差異很大—檢查有無中斷請求若無，則轉入下一條指令的執(zhí)行過程形成下一條指令地址指令的執(zhí)行過程取指令執(zhí)行指令第十一頁，共一百零一頁，編輯于2023年，星期五5.2.1指令周期的基本概念

指令周期

:

CPU從內(nèi)存取出一條指令并執(zhí)行完這條指令的時間總和

CPU周期

:

又稱機器周期（總線周期），CPU訪問內(nèi)存所花的時間較長，因此用CPU從內(nèi)存讀取一條指令字的所需的最短時間來定義時鐘周期

:

通常稱為節(jié)拍脈沖或T周期。一個CPU周期包含若干個時鐘周期T

相互關系：

1個指令周期=若干個CPU周期

1個CPU周期=若干T周期

取指時間＋執(zhí)行指令時間第十二頁，共一百零一頁，編輯于2023年，星期五指令周期·CPU周期·

時鐘周期第十三頁，共一百零一頁，編輯于2023年，星期五020

CLA

；累加器清0021

ADD30

；（AC）+（30）→AC

022

STA40

；（AC）→(40)023

NOP

；空操作

024

JMP21

；21→PC

…030000006 ;數(shù)據(jù)

…040存和數(shù) ;數(shù)據(jù)5條典型指令構成的簡單程序第十四頁，共一百零一頁，編輯于2023年，星期五一個CPU周期一個CPU周期取指令階段執(zhí)行指令階段開始取指令PC+1對指令譯碼執(zhí)行指令取下條指令PC+15.2.2CLA指令的指令周期第十五頁，共一百零一頁，編輯于2023年，星期五取出CLA指令算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC緩沖寄存器DRCPUALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制cccc+10000202021222324303140CLAADD30STA40NOPJMP21000006000020CLACLA000021第十六頁，共一百零一頁，編輯于2023年，星期五算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC緩沖寄存器DRCPUALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制cccc+12021222324303140CLAADD30STA40NOPJMP21000006000020CLACLA000021000000執(zhí)行CLA指令第十七頁，共一百零一頁，編輯于2023年，星期五5.2.3

ADD指令的指令周期

一個CPU周期一個CPU周期取指令階段執(zhí)行指令階段開始取指令PC+1對指令譯碼送操作數(shù)地址取下條指令PC+1取出操作數(shù)執(zhí)行加操作一個CPU周期第十八頁，共一百零一頁，編輯于2023年，星期五算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC緩沖寄存器DRCPUALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制cccc+12021222324303140CLAADD30STA40NOPJMP21000006000021ADDADD300000210000220000300000060+6=6000006取出并執(zhí)行ADD指令第十九頁，共一百零一頁，編輯于2023年，星期五5.2.4

STA指令的指令周期

第二十頁，共一百零一頁，編輯于2023年，星期五算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC緩沖寄存器DRCPUALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制cccc+120212223243040CLAADD30STA40NOPJMP21000006000022STASTA40000022000023000040000006000006000006取出并執(zhí)行STA指令第二十一頁，共一百零一頁，編輯于2023年，星期五5.2.5NOP指令和JMP指令的指令周期第二十二頁，共一百零一頁，編輯于2023年，星期五算術邏輯單元狀態(tài)條件寄存器程序計數(shù)器PC地址寄存器AR地址總線ABUS數(shù)據(jù)總線DBUS累加器AC緩沖寄存器DRALU指令寄存器IR指令譯碼器操作控制器時序產(chǎn)生器時鐘狀態(tài)反饋取指控制執(zhí)行控制cccc+120212223243040CLAADD30STA40NOPJMP21000006000024JMP21JMP21000024000021000006000006000025000021取出并執(zhí)行JMP指令第二十三頁，共一百零一頁，編輯于2023年，星期五5.3

時序產(chǎn)生器和控制方式

用二進制碼表示的指令和數(shù)據(jù)都放在內(nèi)存里，那么CPU是怎樣識別出它們是數(shù)據(jù)還是指令呢?

從時間上來說:取指令事件發(fā)生在指令周期的第一個CPU周期中，即發(fā)生在“取指令”階段，而取數(shù)據(jù)事件發(fā)生在指令周期的后面幾個CPU周期中，即發(fā)生在“執(zhí)行指令”階段。

從空間上來說:如果取出的代碼是指令，那么一定經(jīng)DR送往指令寄存器IR，如果取出的代碼是數(shù)據(jù)，那么一定送往運算器。時間控制對計算機來說是非常重要的！[思考]第二十四頁，共一百零一頁，編輯于2023年，星期五5.3.1時序信號的作用和體制

計算機的協(xié)調(diào)動作需要時間標志，而且需要采用多級時序體制。而時間標志則用時序信號來體現(xiàn)。

硬布線控制器中，時序信號往往采用主狀態(tài)周期-節(jié)拍電位-節(jié)拍脈沖三級體制。主狀態(tài)周期（指令周期）：包含若干個節(jié)拍周期，可以用一個觸發(fā)器的狀態(tài)持續(xù)時間來表示節(jié)拍電位（機器周期）：表示一個CPU周期的時間，包含若干個節(jié)拍脈沖節(jié)拍脈沖（時鐘周期）：表示較小的時間單位

微程序控制器中，時序信號則一般采用節(jié)拍電位-節(jié)拍脈沖二級體制。第二十五頁，共一百零一頁，編輯于2023年，星期五節(jié)拍脈沖節(jié)拍電位1主狀態(tài)周期節(jié)拍電位2主狀態(tài)周期-節(jié)拍電位-節(jié)拍脈沖第二十六頁，共一百零一頁，編輯于2023年，星期五數(shù)據(jù)準備好后，以電位的方式送觸發(fā)器控制信號來到后，用一個脈沖信號把數(shù)據(jù)裝入觸發(fā)器數(shù)據(jù)：電位控制信號：脈沖節(jié)拍電位-節(jié)拍脈沖第二十七頁，共一百零一頁，編輯于2023年，星期五

IORQMREQRDWET1T2T3T4

IORQ°MREQ°RD°WE°T1°T2°T3°T4°MERQ’IORQ’RD’WR’Φ提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號由石英晶體振蕩器組成產(chǎn)生一組有序的間隔相等或不等的脈沖序列啟動停機5.3.2時序信號產(chǎn)生器

啟停控制邏輯節(jié)拍脈沖和讀寫時序譯碼邏輯環(huán)形脈沖發(fā)生器時鐘脈沖源第二十八頁，共一百零一頁，編輯于2023年，星期五時序產(chǎn)生器

(1/4)一、

概念

1、時序部件：計算機的機內(nèi)時鐘。它用其產(chǎn)生的周期狀態(tài)，節(jié)拍電位及時標脈沖去對指令周期進行時間劃分，刻度和標定。

2、指令周期：在計算機中從指令的讀取到指令的執(zhí)行完成，執(zhí)行一條指令所需要的時間，稱為指令周期。 指令周期通常由若干個CPU周期來表示，CPU周期也稱為機器周期。由于CPU內(nèi)部的操作速度較快，而CPU訪問一次內(nèi)存所花的時間較長，通常用存儲周期為基礎來規(guī)定CPU周期。第二十九頁，共一百零一頁，編輯于2023年，星期五時序產(chǎn)生器

(2/4)二、3級時序信號

1、周期（1）在一個控制階段內(nèi)均持續(xù)起作用的信號；（2）通常用周期狀態(tài)寄存器來標志和指明某某周期控制；（3）指令周期可分為取指周期、分析周期、執(zhí)行周期。

2、節(jié)拍（1）把一個機器周期分成若干個相等的時間段，每一個時間段對應一個電位信號，稱節(jié)拍電位；（2）一般都以能保證ALU進行一次運算操作作為一拍電位的時間寬度。

3、時標工作脈沖（1）

及時改變標志狀態(tài)；（2）

時標脈沖的寬度一般為節(jié)拍電位寬度的1/N，只要能保證所有的觸發(fā)器都能可靠地，穩(wěn)定地翻轉即可。第三十頁，共一百零一頁，編輯于2023年，星期五時序產(chǎn)生器

(3/4)三、3級時序信號的關系1、一臺計算機機內(nèi)的控制信號一般均由若干個周期狀態(tài)，若干個節(jié)拍電位及若干個時標脈沖這樣3級控制時序信號定時完成。2、3級控制時序信號的寬度均成正整數(shù)倍同步關系。周期狀態(tài)之間，節(jié)拍電位之間，時標脈沖之間既不容許有重疊交叉，又不容許有空白間隙，應該是能一個接一個地準確連接，一個降落另一個升起而準確切換的同步信號。第三十一頁，共一百零一頁，編輯于2023年，星期五時序產(chǎn)生器

(4/4)圖6-7三級時序系統(tǒng)時標脈沖節(jié)拍周期第三十二頁，共一百零一頁，編輯于2023年，星期五CPU的控制方式(1/4)控制器的控制方式：形成控制不同微操作序列的時序控制信號的方法?？刂品绞降姆诸悾和娇刂品绞疆惒娇刂品绞酵惒铰?lián)合控制方式第三十三頁，共一百零一頁，編輯于2023年，星期五CPU的控制方式

(2/4)一、同步控制方式1、含義：又稱為固定時序控制方式或無應答控制方式。任何指令的執(zhí)行或指令中每個微操作的執(zhí)行都受事先安排好的時序信號的控制。2、每個周期狀態(tài)中產(chǎn)生統(tǒng)一數(shù)目的節(jié)拍電位及時標工作脈沖。3、以最復雜指令的實現(xiàn)需要為基準。4、優(yōu)點：設計簡單，操作控制容易實現(xiàn)。缺點：效率低。第三十四頁，共一百零一頁，編輯于2023年，星期五CPU的控制方式

(3/4)二、異步控制方式

1、

含義：可變時序控制方式或應答控制方式。執(zhí)行一條指令需要多少節(jié)拍，不作統(tǒng)一的規(guī)定，而是根據(jù)每條指令的具體情況而定，需要多少，控制器就產(chǎn)生多少時標信號。

2、特點：每一條指令執(zhí)行完畢后都必須向控制時序部件發(fā)回一個回答信號，控制器收到回答信號后，才開始下一條指令的執(zhí)行。

3、優(yōu)點：指令的運行效率高； 缺點：控制線路比較復雜。

4、異步工作方式一般采用兩條定時控制線來實現(xiàn)。我們把這兩條線稱為“請求”線和“回答”線。當系統(tǒng)中兩個部件A和B進行數(shù)據(jù)交換時，若A發(fā)出“請求”信號，則必須有B的“回答”信號進行應答，這次操作才是有效的，否則無效。第三十五頁，共一百零一頁，編輯于2023年，星期五CPU的控制方式

(4/4)三、同步，異步聯(lián)合控制方式

1、含義：同步控制和異步控制相結合的方式即聯(lián)合控制方式，區(qū)別對待不同指令。

2、一般的設計思想是，在功能部件內(nèi)部采用同步式，而在功能部件之間采用異步式，并且在硬件實現(xiàn)允許的情況下，盡可能多地采用異步控制。第三十六頁，共一百零一頁，編輯于2023年，星期五5.3.3控制方式控制不同操作序列時序信號的方法1.同步控制方式已定的指令在執(zhí)行時所需的CPU周期（機器周期）數(shù)和時鐘周期數(shù)都固定不變。例如采用完全統(tǒng)一的機器周期執(zhí)行各種不同的指令2.異步控制方式

控制器發(fā)出某一操作控制信號后，等待執(zhí)行部件完成操作后發(fā)“回答”信號，再開始新的操作3.聯(lián)合控制方式同步控制和異步控制相結合的方式第三十七頁，共一百零一頁，編輯于2023年，星期五CPU周期取指周期CPU周期取源數(shù)CPU周期取目標數(shù)CPU周期執(zhí)行周期P0P1P2W0W1完全同步控制方式第三十八頁，共一百零一頁，編輯于2023年，星期五W0W1…Wi第N條指令結束應答W0W1…Wj第N+1條指令結束應答啟動下一條W0W1…Wk第N+2條指令結束應答異步控制方式啟動下一條i、j、k不一定相等一般采用兩條定時控制線：“請求”線和“回答”線演示第三十九頁，共一百零一頁，編輯于2023年，星期五5.4微程序控制器微程序控制器同硬布線控制器相比較，具有規(guī)整性、靈活性、可維護性等一系列優(yōu)點它利用軟件方法（微程序設計技術）來設計硬件微程序控制的基本思想就是把操作控制信號編成所謂的“微指令”，存放到一個只讀存儲器里（控制存儲器CM）。當機器運行時，一條又一條地讀出這些微指令，從而產(chǎn)生全機所需要的各種操作控制信號，是相應部件執(zhí)行所規(guī)定的操作第四十頁，共一百零一頁，編輯于2023年，星期五微命令→指令系統(tǒng)處理器內(nèi)部可以分為：控制部件和執(zhí)行部件微命令：控制部件向執(zhí)行部件發(fā)出的控制命令微操作：執(zhí)行部件接受微命令后所進行的操作 （微操作在執(zhí)行部件中是最基本的操作）微指令：實現(xiàn)一定操作功能的一組微命令微程序：實現(xiàn)一條機器指令功能的微指令序列指令系統(tǒng)＝所有指令，指令＝微程序微程序＝若干微指令，微指令＝一組微命令微命令→微操作第四十一頁，共一百零一頁，編輯于2023年，星期五機器指令與微指令程序機器指令1機器指令2機器指令i機器指令n……..………微指令2微指令1微指令i微指令n……..……..微程序第四十二頁，共一百零一頁，編輯于2023年，星期五程序計數(shù)器PC地址寄存器AR緩沖寄存器DR指令寄存器IR微地址寄存器μAR微指令寄存器μIR主存儲器控制存儲器CM微命令地址譯碼器地址譯碼機器指令級微指令級第四十三頁，共一百零一頁，編輯于2023年，星期五

5.5微程序設計技術1.靜態(tài)微程序設計對應于一臺計算機的機器指令只有一組微程序，而且這一組微程序設計好之后，一般無須改變而且也不好改變2.動態(tài)微程序設計采用EPROM作為控制存儲器，可以通過改變微指令和微程序來改變機器的指令系統(tǒng)采用動態(tài)微程序設計，微指令和微程序可以根據(jù)需要加以改變，因而可在一臺機器上仿真其它機器指令系統(tǒng)第四十四頁，共一百零一頁，編輯于2023年，星期五5.6硬布線控制器硬布線控制器把控制部件看作為產(chǎn)生專門固定時序控制信號的邏輯電路（以使用最少元件和取得最高操作速度為設計目標）硬布線控制的優(yōu)點：速度較快；缺點：不容易修改添加新功能微程序控制的優(yōu)點：具有規(guī)整性、靈活性、可維護性等；缺點：采用存儲程序原理，需要執(zhí)行多條微指令，速度較慢第四十五頁，共一百零一頁，編輯于2023年，星期五5.7傳統(tǒng)CPUM6800CPU是一個比較典型的單總線結構的微處理器M6800CPU是一種8位微處理器，采用單一的5V電源。時鐘脈沖采用兩相(φ1，φ2)，主頻為1MHz，由外面加入CPU。M6800的CPU主要包括8位的ALU，16位的程序計數(shù)器、16位的堆棧指示器和16位的變址寄存器，兩個8位的累加器和一個8位的狀態(tài)條件碼寄存器，一個8位的指令寄存器以及指令譯碼與控制部件(即操作控制器)。此外還有一個8位的數(shù)據(jù)緩沖寄存器和一個16位的地址緩沖寄存器。ALU部件執(zhí)行算術運算和邏輯操作，它們包括邏輯“與”、邏輯“或”、邏輯“異或”、求補、比較、加法、減法、十進制調(diào)整等。在M6800中，主存地址和外設地址是統(tǒng)一編址的，因此，在65536個地址中有一部分是為外圍設備使用的。第四十六頁，共一百零一頁，編輯于2023年，星期五傳統(tǒng)CPU舉例Intel8088CPUIntel8088是一種通用的準16位微處理器，其內(nèi)部結構為16位，與外部交換的數(shù)據(jù)為8位。它可以處理16位數(shù)據(jù)(具有16位運算指令，包括乘除法指令)，也可處理8位數(shù)據(jù)。它有20條地址線，直接尋址能力達到1M字節(jié)。CPU從功能上來說分成總線接口單元BIU和執(zhí)行單元EU兩大部分。BIU負責與存儲器和外圍設備接口，即8088CPU與存儲器和外圍設備之間的信息傳送，都是由BIU進行的。EU部分負責指令的執(zhí)行。取指部分與執(zhí)行指令部分是獨立并行工作的，在一條指令的執(zhí)行過程中，可取出下一條(或多條)指令，在指令流隊列寄存器中排隊。在一條指令執(zhí)行完以后就可以立即執(zhí)行下一條指令，減少了CPU為取指令而等待的時間，提高了系統(tǒng)的運行速度。第四十七頁，共一百零一頁，編輯于2023年，星期五傳統(tǒng)CPU舉例IBM370CPU32位CPUALU部件按功能不同分為如下三個子部件：(1)定點運算，包括整數(shù)計算和有效地址的計算；(2)浮點運算；(3)可變長運算，包括十進制算術運算和字符串操作。為了存放地址和數(shù)據(jù)，使用了兩組獨立的可編址寄存器，16個通用寄存器用來存放操作數(shù)和運算結果，且可用作變址寄存器。4個浮點寄存器用于浮點運算。數(shù)據(jù)寄存器DR、地址寄存器AR、指令寄存器IR是標準化的。Intel80486CPU32位CPU通過采用流水技術，以及微程序控制和硬布線邏輯控制相結合的方式，進一步縮短可變長指令的譯碼時間，達到基本指令可以在一個時鐘周期內(nèi)完成。第四十八頁，共一百零一頁，編輯于2023年，星期五傳統(tǒng)CPU舉例486芯片內(nèi)部包含一個8KB的數(shù)據(jù)和指令混合性cache，為頻繁訪問的指令和數(shù)據(jù)提供快速的內(nèi)部存儲，從而使系統(tǒng)總線有更多的時間用于其他控制。486芯片內(nèi)部包含了增強性80387協(xié)處理器，稱為浮點運算部件(FPU)。由于FPU功能擴充，且放在CPU內(nèi)部，使引線縮短，故速度比80387提高了3—5倍。486CPU的內(nèi)部數(shù)據(jù)總線寬度為64位，這也是它縮短指令周期的一個原因。而外部數(shù)據(jù)總線的寬度也可以自動轉換。地址信號線擴充到32位，可以處理4GB(232字節(jié))的物理存儲空間。如果利用虛擬存儲器，其存儲空間達64TB(246字節(jié))。第四十九頁，共一百零一頁，編輯于2023年，星期五5.8流水CPU洗衣房的流水作業(yè)三個階段：1.水洗(30)2.烘干(40)3.熨燙(20)ABCD6PM789TaskOrderTime304040404020演示第五十頁，共一百零一頁，編輯于2023年，星期五5.8.1并行處理技術并行性（Parallelism）： 在同一時刻或是同一時間間隔內(nèi)完成兩種或兩種以上性質相同或不相同的工作同時性（Simultaneity）：同一時刻發(fā)生的并行性并發(fā)性（Concurrency）：同一個時間間隔內(nèi)發(fā)生的并行性并行性的等級指令內(nèi)部并行：微操作之間指令級并行（ILP：InstructionLevelParallel）線程級并行（TLP：ThreadLevelParallel）程序級并行系統(tǒng)級并行：分布式系統(tǒng)、多機系統(tǒng)、機群系統(tǒng)第五十一頁，共一百零一頁，編輯于2023年，星期五提高并行性的技術途徑時間重疊（Time-interleaving）＝時間并行

多個過程在時間上相互錯開，輪流重疊地使用同一套硬件設備的各個部分資源重復（Resource-replication）＝空間并行 通過重復設置資源（尤其是硬件資源），提高性能資源共享（Resource-sharing）

使多個任務按一定時間順序輪流使用同一套硬件設備單機系統(tǒng)中并行性的發(fā)展→9.1.3指令流水線，部件冗余，分時系統(tǒng)多機系統(tǒng)中并行性的發(fā)展→9.1.4多機系統(tǒng)耦合度：松散耦合、緊密耦合第五十二頁，共一百零一頁，編輯于2023年，星期五5.8.2流水CPU的結構指令流水線

IF（InstructionFetch） 取指令階段ID（InstructionDecode） 指令譯碼階段EX（Execute） 執(zhí)行運算階段MEM（MemoryAccess） 存儲器訪問階段WB（WriteBack） 寫回結果階段WB第五十三頁，共一百零一頁，編輯于2023年，星期五流水線的時空圖流水線技術：把一個重復的過程分解為若干個子過程，每個子程序可以與其他子過程同時進行描述流水線的工作，最常用的方法是時間-空間圖（時空圖）橫坐標：表示時間，即各個任務在流水線中所經(jīng)過的時間縱坐標：表示空間，即流水線的各個子過程，也稱為級、段、流水線深度(Stage)第五十四頁，共一百零一頁，編輯于2023年，星期五非流水計算機的時空圖每4個機器周期才有一個輸出結果第五十五頁，共一百零一頁，編輯于2023年，星期五流水計算機的時空圖每個機器周期可以輸出一個結果演示第五十六頁，共一百零一頁，編輯于2023年，星期五流水線的特點流水線實際上是把一個功能部件分解成多個獨立的子功能部件（一個任務也就分成了幾個子任務，每個子任務由一個子功能部件完成），并依靠多個子功能部件并行工作來縮短所有任務的執(zhí)行時間流水線有助于提高整個程序（所有任務）的吞吐率，但并沒有減少每個指令（任務）的執(zhí)行時間流水線各個功能段所需時間應盡量相等。否則，時間長的功能段將成為流水線的“瓶頸”，會造成流水線的“阻塞”（Stall）流水線開始需要“通過時間”(Fill)和最后需要“排空時間”(Drain)。流水線只有處理連續(xù)不斷的任務才能發(fā)揮其效率第五十七頁，共一百零一頁，編輯于2023年，星期五5.8.3流水線中的主要問題流水線中存在一些相關(沖突、冒險Hazard，相關、依賴Dependence，競爭Competition)的情況，它使得下一條指令無法在設計的時鐘周期內(nèi)執(zhí)行。這些相關將降低流水線性能主要有三種類型的相關（沖突）結構相關（資源沖突）：當指令重疊執(zhí)行過程中，硬件資源滿足不了指令重疊執(zhí)行的要求數(shù)據(jù)相關（數(shù)據(jù)沖突）：在同時執(zhí)行的多條指令中，一條指令依賴前一條指令的執(zhí)行結果(數(shù)據(jù))卻無法得到控制相關（控制沖突）：流水線遇到分支指令或其他改變PC值的指令第五十八頁，共一百零一頁，編輯于2023年，星期五1.資源相關

資源相關是指多條指令進入流水線后，在同一機器時鐘周期內(nèi)爭用同一個功能部件所發(fā)生的沖突

例：假定一條指令流水線由五段組成，且僅有IF過程和MEM過程需要訪問存儲器I1與I4兩條指令在時鐘4爭用存儲器資源的相關沖突第五十九頁，共一百零一頁，編輯于2023年，星期五2.數(shù)據(jù)相關

ADDR1,R2,R3 ;

R2＋R3→R1SUBR4,R1,R5 ;

R1－R5→R4ANDR6,R1,R7 ;

R1∧R7→R0指令發(fā)生數(shù)據(jù)相關沖突

第六十頁，共一百零一頁，編輯于2023年，星期五3.控制相關控制相關沖突由轉移指令（分支指令）引起執(zhí)行轉移指令時，依據(jù)轉移條件的產(chǎn)生結果 可能為順序取下條指令 也可能轉移到新的目標地址取指令 地址不定，流水線需要暫停、發(fā)生斷流轉移指令主要有： 無條件轉移指令：跳轉、過程調(diào)用和返回 條件分支指令第六十一頁，共一百零一頁，編輯于2023年，星期五

【例5】流水線中有三類數(shù)據(jù)相關沖突：寫后讀(RAW)相關；讀后寫(WAR)相關；寫后寫(WAW)相關⑴I1:ADDR1,R2,R3 ；R2＋R3→R1

I2:SUBR4,R1,R5 ；R1－R5→R4

⑵I3:STAM(x),R3 ；R3→M(x)

I4:ADDR3,R4,R5 ；R4＋R5→R3

⑶I5:MULR3,R1,R2 ；R1×R2→R3

I6:ADDR3,R4,R5 ；R4＋R5→R3RAWWARWAW第六十二頁，共一百零一頁，編輯于2023年，星期五指令動態(tài)調(diào)度策略簡單指令流水線技術的一個主要局限 指令順序發(fā)射(in-orderissue)＝按序發(fā)射

指令順序執(zhí)行(in-orderexecution)

如果一條指令在流水線中，與之相關的指令及其后面的指令都不能進行處理改進指令流水線，只要指令操作數(shù)就緒就執(zhí)行， 指令亂序執(zhí)行(out-of-orderexecution)

指令亂序結束(out-of-ordercompletion)MULR0,R2,R4ADDR6,R0,R8SUBR7,R3,R1第六十三頁，共一百零一頁，編輯于2023年，星期五多指令流出技術進一步改進指令流水線，實現(xiàn)一個時鐘周期發(fā)射（流出issue）多條指令超標量(Superscalar)處理器：每個時鐘周期發(fā)射多條指令（1～8）超長指令字(VLIW:VeryLongInstructionWord)：通過編譯器調(diào)度無關的多條指令（4～16）形成一條長指令，每個時鐘周期發(fā)射一條長指令超級流水線(Superpipelining)：將每個功能部件進一步流水化，使得一個功能部件在一個時鐘周期中可以處理多條指令（可以簡單地理解為很長的流水線）第六十四頁，共一百零一頁，編輯于2023年，星期五多發(fā)射流水線01234567T正常流水線超標量流水線0123456T0123456T超長指令字流水線3個操作01234567T超級流水線第六十五頁，共一百零一頁，編輯于2023年，星期五80486的整數(shù)指令流水線5級指令流水線，每級1個時鐘周期

PF指令預?。╬refetch）

D1指令譯碼1（decodestage1） 對所有操作碼和尋址方式信息進行譯碼

D2指令譯碼2（decodestage2） 將操作碼擴展為ALU的控制信號，存儲器地址計算EX指令執(zhí)行（execute） 完成ALU操作和Cache存取WB回寫（writeback） 更新在EX步驟得到的寄存器數(shù)據(jù)和狀態(tài)標志第六十六頁，共一百零一頁，編輯于2023年，星期五Pentium的超標量流水線類似80486的5級流水線，后3級可以在兩個流水線同時進行指令預取PF和指令譯碼D1步驟可以并行取出、譯碼2條簡單指令，然后分別發(fā)向U和V流水線在滿足指令配對的條件下，Pentium可以每個時鐘周期執(zhí)行完2條指令V流水線U流水線地址生成D2地址生成D2指令預取PF指令譯碼D1執(zhí)行EX執(zhí)行EX回寫WB回寫WB第六十七頁，共一百零一頁，編輯于2023年，星期五Pentium的超標量結構轉移指令地址寄存器V流水線ALUU流水線ALU移位器指令譯碼和配對控制單元分支目標緩沖器V流水線存儲地址產(chǎn)生器U流水線存儲地址產(chǎn)生器隊列B隊列A指令Cache指令預取電路分支目標地址產(chǎn)生分支地址第六十八頁，共一百零一頁，編輯于2023年，星期五PentiumIII的動態(tài)執(zhí)行結構取指取數(shù)順序發(fā)送前端(取指與譯碼單元)讀取指令譯碼指令為微代碼處理指令分支亂序執(zhí)行核心(分派與執(zhí)行單元)調(diào)度和執(zhí)行微代碼包含5個執(zhí)行端口順序退出單元(退出單元)順序退出指令寫入寄存器和存儲器結果L1指令CacheL1數(shù)據(jù)Cache存數(shù)總線接口單元L2Cache系統(tǒng)總線重排序緩沖區(qū)ROB(指令池)等待執(zhí)行的微代碼緩沖區(qū)第六十九頁，共一百零一頁，編輯于2023年，星期五5.9RISCCPURISC的三個要素

(1)一個有限的簡單的指令集

(2)CPU配備大量的通用寄存器

(3)強調(diào)對指令流水線的優(yōu)化第七十頁，共一百零一頁，編輯于2023年，星期五5.9.1RISC機器的特點⑴等長指令，典型長度是4個字節(jié)(32位）⑵尋址方式少且簡單，一般為2～3種⑶只有取數(shù)指令和存數(shù)指令訪問存儲器⑷指令數(shù)目一般少于100種，指令格式一般少于4種⑸指令功能簡單，控制器多采用硬布線方式⑹指令的執(zhí)行時間為一個處理時鐘周期⑺整數(shù)寄存器的個數(shù)不少于32個⑻強調(diào)通用寄存器資源的優(yōu)化使用⑼支持指令流水并強調(diào)指令流水的優(yōu)化使用⑽RlSC技術的編譯程序復雜第七十一頁，共一百零一頁，編輯于2023年，星期五RISC與CISC的主要特征對比

比較內(nèi)容CISCRISC指令系統(tǒng)復雜，龐大簡單，精簡指令數(shù)目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長不固定等長可訪存指令不加限制只有LOAD/STORE指令各種指令使用頻率相差很大相差不大各種指令執(zhí)行時間相差很大絕大多數(shù)在一個周期內(nèi)完成優(yōu)化編譯實現(xiàn)很難較容易程序源代碼長度較短較長控制器實現(xiàn)方式絕大多數(shù)為微程序控制主要采用硬布線控制軟件系統(tǒng)開發(fā)時間較短較長第七十二頁，共一百零一頁，編輯于2023年，星期五5.10多媒體CPU

VendorExtensionYear#InstrRegistersHPMAX-1and294,959,8(int)Int32x64bSunVIS95121(int)FP32x64bIntelMMX9757(int)FP8x64bAMD3DNow!9821(fp)FP8x64bMotorolaAltivec98162(int,fp)32x128b(new)IntelSSE9870(fp)8x128b(new)MIPSMIPS-3D?23(fp)FP32x64bAMDE3DNow!9924(fp)8x128(new)IntelSSE201144(int,fp)8x128(new)IntelSSE30313(int,fp)8x128(new)第七十三頁，共一百零一頁，編輯于2023年，星期五5.10.1多媒體技術的主要問題媒體（media）：傳遞信息的媒介 包括存儲信息的實體與傳遞信息的載體多媒體（multimedia）技術：計算機把各種不同的電子媒質集成起來，統(tǒng)一進行存儲、處理和傳輸多媒體技術：將多媒體信息，經(jīng)計算機設備獲取、編輯、存儲等處理后，以多媒體形式表現(xiàn)出來的技術多媒體技術解決的主要問題 1.圖像與聲音的壓縮技術 2.適應多媒體技術的軟件技術 3.計算機系統(tǒng)結構方面的技術

第七十四頁，共一百零一頁，編輯于2023年，星期五計算機體系結構的分類根據(jù)指令流和數(shù)據(jù)流的并行情況，F(xiàn)lynn[1966]提出了對所有計算機進行分類的簡單模型單指令流、單數(shù)據(jù)流SISD：單處理器系統(tǒng)單指令流、多數(shù)據(jù)流SIMD： 多媒體指令和向量計算機多指令流、單數(shù)據(jù)流MISD：尚無商用多指令流、多數(shù)據(jù)流MIMD： 每個處理器取用自己的指令并對自己的數(shù)據(jù)進行操作。通常使用現(xiàn)有的微處理器實現(xiàn)SIMDstandsforSingleInstructionMultipleData第七十五頁，共一百零一頁，編輯于2023年，星期五SIMD指令SIMD指令是能夠同時處理多個數(shù)據(jù)的指令，用于擴展通用處理器對多媒體數(shù)據(jù)的處理能力許多應用需要多媒體處理能力桌面應用

3D圖形，語音識別，視頻/音頻解碼服務器 視頻/音頻編碼，數(shù)字圖書館和媒體挖掘，計算機動畫，3D建模和著色嵌入系統(tǒng)

3D圖形，視頻/音頻解碼編碼，圖像處理、信號處理第七十六頁，共一百零一頁，編輯于2023年，星期五MMX數(shù)據(jù)類型MMX(multimediaextensions)630緊縮4字PackedQuadword6332310緊縮雙字PackedDoubleword634847323116150緊縮字PackedWord63565548474039323124231615870緊縮字節(jié)PackedByte第七十七頁，共一百零一頁，編輯于2023年，星期五SSE/SSE2/SSE3數(shù)據(jù)類型SSE（StreamingSIMDExtensions）12764630緊縮雙精度浮點數(shù)PackedDouble-precisionFloating-point1279695646332310緊縮單精度浮點數(shù)PackedSingle-precisionFloating-point第七十八頁，共一百零一頁，編輯于2023年，星期五SIMD指令－飽和運算a2+b2a2+b2a1+b1a1+b1a0+b0a0+b0第七十九頁，共一百零一頁，編輯于2023年，星期五SIMD指令－乘加運算****++第八十頁，共一百零一頁，編輯于2023年，星期五SIMD指令－比較指令第八十一頁，共一百零一頁，編輯于2023年，星期五SIMD指令－類型轉換第八十二頁，共一百零一頁，編輯于2023年，星期五SIMD指令－操作模式SSE指令128位操作模式SSE指令32位操作模式第八十三頁，共一百零一頁，編輯于2023年，星期五5.11CPU性能評價CPU性能與3個要素有關時鐘頻率f每條指令需要的時鐘周期數(shù)CPI指令條數(shù)IN時鐘周期長度t＝1/fCPU時鐘周期數(shù)Nc＝CPI×IN第八十四頁，共一百零一頁，編輯于2023年，星期五5.11.1CPU性能公式第i類指令在總程序中占的比例第八十五頁，共一百零一頁，編輯于2023年，星期五補充例題假設在一般程序中浮點開平方操作FPSQR所占的比例為2%，它的CPI為100；其他浮點操作FP所占的比例為23%，它的CPI＝4.0；其余75%指令的CPI＝1.33，計算該處理機的CPI。如果FPSQR操作的CPI也為4.0，重新計算CPI。解答：CPI1＝100×2%＋4×23%＋1.33×75%＝3.92CPI2＝4×25%＋1.33×75%＝2.00第八十六頁，共一百零一頁，編輯于2023年，星期五〔例題7〕有兩種條件分支指令的設計方案：①CPUA：比較指令設置條件碼，條件分支指令測試條件碼進行分支②CPUB：條件分支指令包括比較、并進行分支兩種方案中，條件分支指令占用2個時鐘周期、其他指令占用1個時鐘周期CPUA的條件分支指令占20%，比較指令也占20%CPUB的時鐘周期比CPUA慢25％哪個CPU更快？第八十七頁，共一百零一頁，編輯于2023年，星期五例題7解答CPIA＝0.2×2＋0.8×1＝1.2CPU時間A＝INA×1.2×tACPUB沒有獨立的比較指令：INB＝0.8×INACPUB條件分支指令所占比例：

20%÷80%＝25%＝0.25CPIB＝0.25×2＋0.75×1＝1.25CPU時間B＝INB×CPIB×tB

＝0.8×INA×1.25×tB

＝INA×tBtB＝tA＋0.25×tA＝

1.25×tACPU時間B＝INA×1.25×tA

＞

CPU時間A第八十八頁，共一百零一頁，編輯于2023年，星期五5.11.2性能評價標準最初：執(zhí)行單項操作的時間，例如：加法操作時間改進為：平均指令執(zhí)行時間＝進一步成為容易理解的：每秒百萬條指令（MillionInstructionsPerSecond）同時出現(xiàn)：

MFLOPS（每秒百萬浮點操作）最終形成： 測試程序（Benchmarks）第八十九頁，共一百零一頁，編輯于2023年，星期五測試程序實際應用程序修正的（或者腳本化）應用程序核心測試程序LivermoreLoops和Linpack小型測試程序Quicksort，Puzzle和Sieve合成測試程序Whetstone和Dhrystone第九十頁，共一百零一頁，編輯于2023年，星期五基準測試程序組件SPEC(StandardPerformanceEvaluationCorporation)SPEC89→SPEC92→SPEC95→SPEC200011個整數(shù)基準程序（CINT2000）14個浮點基準程序（CFP2000）WinBench99andWinstone2004WinBench99：measurestheperformanceofaPC'sgraphics,disk,processor,andvideosubsystemsBusinessWinstone2004：application-basedbenchmarkthatmeasuresaPC'soverallperformance第九十一頁，共一百零一頁，編輯于2023年，星期五CPU時間與CPU性能衡量性能最可靠的標準：真實程序的執(zhí)行時間真實程序的執(zhí)行時間 ＝CPU時間＋I/O操作等時間CPU時間 ＝用戶CPU時間＋系統(tǒng)CPU時間CPU性能對應用戶CPU時間CPU時間還可細分為用戶CPU時間及系統(tǒng)CPU時間，前者表示用戶程序所花費的CPU時間，后者表示用戶程序運行期間操作系統(tǒng)花費的CPU時間。第九十二頁，共一百零一頁，編輯于2023年，星期五〔例題8〕一臺40MHz處理器執(zhí)行標準測試程序求：CPI，MIPS和執(zhí)行時間T指令類型指令條數(shù)時鐘周期數(shù)整數(shù)運算數(shù)據(jù)傳送浮點運算控制傳送45000320001500080001222第九十三頁，共一百零一頁，編輯于2023年，星期五例題8解答CPI＝(45000×1＋3200