半導體集成電路的可靠性設(shè)計

6.2半導體集成電路的牢靠性設(shè)計軍用半導體集成電路的牢靠性設(shè)計是在產(chǎn)品研制的全過程中，以預(yù)防為主、加強系統(tǒng)治理的思想為指導，從線路設(shè)計、幅員設(shè)計、工藝設(shè)計、封裝構(gòu)造設(shè)計、評價試驗設(shè)計、原材料選用、軟件設(shè)計等方面，實行各種有效措施，力爭消退或掌握半導體集成電路在規(guī)定的條件下和規(guī)定時間內(nèi)可能消滅的各種失效模式，從而在性能、費用、時間〔研制、生產(chǎn)周期〕因素綜合平衡的基礎(chǔ)上，實現(xiàn)半導體集成電路產(chǎn)品規(guī)定的牢靠性指標。依據(jù)內(nèi)建牢靠性的指導思想，為保證產(chǎn)品的牢靠性，應(yīng)以預(yù)防為主，針對產(chǎn)品在研制、生產(chǎn)制造、成品出廠、運輸、貯存與使用全過程中可能消滅的各種失效模式及其失效機理，實行有效定量化的指標。在綜合平衡牢靠性、性能、費用和時間等因素的根底上，通過實行相應(yīng)有效的可靠性設(shè)計技術(shù)使產(chǎn)品在全壽命周期內(nèi)到達規(guī)定的牢靠性要求。概述牢靠性設(shè)計應(yīng)遵循的根本原則必需將產(chǎn)品的牢靠性要求轉(zhuǎn)化成明確的、定量化的牢靠性指標。必需將牢靠性設(shè)計貫穿于產(chǎn)品設(shè)計的各個方面和全過程。從國情動身盡可能地承受當今國內(nèi)外成熟的技術(shù)、構(gòu)造、工藝。設(shè)計所選用的線路、幅員、封裝構(gòu)造，應(yīng)在滿足預(yù)定牢靠性指標的狀況下盡量簡化，避開簡單構(gòu)造帶來的牢靠性問題。牢靠性設(shè)計實施過程必需與牢靠性治理嚴密結(jié)合。牢靠性設(shè)計的根本依據(jù)合同書、研制任務(wù)書或技術(shù)協(xié)議書。產(chǎn)品考核所遵從的技術(shù)標準。產(chǎn)品在全壽命周期內(nèi)將遇到的應(yīng)力條件〔環(huán)境應(yīng)力和工作應(yīng)力。產(chǎn)品的失效模式分布，其中主要的和關(guān)鍵的失效模式及其機理分析。定量化的牢靠性設(shè)計指標。生產(chǎn)〔研制〕線的生產(chǎn)條件、工藝力量、質(zhì)量保證力量。設(shè)計前的預(yù)備工作將用戶對產(chǎn)品的牢靠性要求，在綜合平衡牢靠性、性能、費用和研制〔生產(chǎn)〕周期等因素的根底上，轉(zhuǎn)化為明確的、定量化的牢靠性設(shè)計指標。對國內(nèi)外相像的產(chǎn)品進展調(diào)研，了解其生產(chǎn)研制水平、牢靠性水平〔包括產(chǎn)品的主要失效模式、失效機理、已實行的技術(shù)措施、已到達的質(zhì)量等級和失效率等〕以及該產(chǎn)品的技術(shù)進展方向。(3)對現(xiàn)有生產(chǎn)〔研制〕線的生產(chǎn)水平、工藝力量、質(zhì)量保證力量進展調(diào)研，可通過通用和特定的評價電路，所遵從的認證標準或統(tǒng)計工藝掌握〔SPC〕技術(shù)，獲得在線的定量化數(shù)據(jù)。1/27牢靠性設(shè)計程序分析、確定牢靠性設(shè)計指標，并對該指標的必要性和科學性等進展論證。制定牢靠性設(shè)計方案。設(shè)計方案應(yīng)包括對國內(nèi)外同類產(chǎn)品〔相像產(chǎn)品〕的牢靠性分析、牢靠性目標與要求、根底材料選擇、關(guān)鍵部件與關(guān)鍵技術(shù)分析、應(yīng)掌握的主要失效模式以及應(yīng)采取的牢靠性設(shè)計措施、牢靠性設(shè)計結(jié)果的估量和牢靠性評價試驗設(shè)計等。牢靠性設(shè)計方案論證〔可與產(chǎn)品總體方案論證同時進展。設(shè)計方案的實施與評估，主要包括線路、幅員、工藝、封裝構(gòu)造、評價電路等的牢靠性設(shè)計以及對設(shè)計結(jié)果的評估。樣品試制及牢靠性評價試驗。樣品制造階段的牢靠性設(shè)計評審。通過試驗與失效分析來改進設(shè)計，并進展“設(shè)計－試驗－分析－改進”循環(huán)，實現(xiàn)產(chǎn)品的牢靠性增長，直到到達預(yù)期的牢靠性指標。最終牢靠性設(shè)計評審。求也應(yīng)作為設(shè)計定型的必要條件。集成電路的牢靠性設(shè)計指標穩(wěn)定性設(shè)計指標半導體集成電路經(jīng)過貯存、使用一段時間后，在各種環(huán)境因素和工作應(yīng)力的作用下，某些電性能參數(shù)將漸漸發(fā)生變化。假設(shè)這些參數(shù)值經(jīng)過肯定的時間超過了所規(guī)定的極限值即判為失效，這類失效通常稱為參數(shù)漂移失效，如溫漂、時漂等。因此，在確定穩(wěn)定性設(shè)計指標時，必需明確規(guī)定半導體集成電路在規(guī)定的條件下和規(guī)定的時間內(nèi)，其參數(shù)的漂移變化率應(yīng)不超過其規(guī)定值。CMOSI

和輸出電流I、I

變化量規(guī)定值為：12524△IOD

OD500mA；

OL OH12524I、I變化范圍為±20％。極限性設(shè)計指標

OL OH半導體集成電路承受各種工作應(yīng)力、環(huán)境應(yīng)力的極限力量是保證半導體集成電路牢靠性的主要條件。半導體集成電路的電性能參數(shù)和熱性能參數(shù)都有極限值的要求，如雙極器件的最高擊穿電壓、最大輸出電流、最高工作頻率、最高結(jié)溫等。極限性設(shè)計指標確實定應(yīng)依據(jù)用戶提出的工作環(huán)境要求。除了遵循標準中必需考核的工程之外，對影響產(chǎn)品牢靠性性能的關(guān)鍵極限參量也應(yīng)制定出明確的量值，以便在設(shè)計中實行措施加以保證。牢靠性定量指標表征產(chǎn)品的牢靠性有產(chǎn)品壽命、失效率或質(zhì)量等級。假設(shè)半導體集成電路產(chǎn)品的失效規(guī)律符合指數(shù)分布時，壽命與失效率互為倒數(shù)關(guān)系。通常半導體集成電路的牢靠性指標也可依據(jù)所遵循技術(shù)標準的質(zhì)量等級分為S級、B級、B1級。應(yīng)掌握的主要失效模式半導體集成電路品的研制應(yīng)依據(jù)電路的具體要求和相像產(chǎn)品的生產(chǎn)、使用數(shù)據(jù)，通過牢靠性水平分析，找到可能消滅的主要失效模式，在牢靠性設(shè)計中有針對性地實行相應(yīng)的訂正措施，以到達掌握或消退這些失效模式的目的開路、參數(shù)漂移、漏氣等，其主要失效機理為電遷移、金屬腐蝕、靜電放電、過電損傷、熱載流子效應(yīng)、閂鎖效應(yīng)、介質(zhì)擊穿、α輻射軟誤差效應(yīng)、管殼及引出端銹蝕等。集成電路牢靠性設(shè)計的根本內(nèi)容線路牢靠性設(shè)計線路牢靠性設(shè)計是在完成功能設(shè)計的同時，著重考慮所設(shè)計的集成電路對環(huán)境的適應(yīng)性和功能的穩(wěn)定性。半導體集成電路的線路牢靠性設(shè)計是依據(jù)電路可能存在的主要失效模式，盡可能在線路設(shè)計階段對原功能設(shè)計的集成電路網(wǎng)絡(luò)進展修改、補充、完善，以提高其牢靠性。如半導體芯片本身對溫度有肯定的敏感性，而晶體管在線路到達不同位置所受的應(yīng)力也各不一樣，對應(yīng)力的敏感程度也有所不同。因此，在進展牢靠性設(shè)計時，必需對線路中的元器件進展應(yīng)力強度分析〔一般可通過SPICE和有關(guān)模擬軟件來完成能參數(shù)值的容差范圍進展優(yōu)化設(shè)計，以保證在規(guī)定的工作環(huán)境條件下，半導體集成電路整體的輸出功能參數(shù)穩(wěn)定在規(guī)定的數(shù)值范圍，處于正常的工作狀態(tài)。線路牢靠性設(shè)計的一般原則是：線路設(shè)計應(yīng)在滿足性能要求的前提下盡量簡化；，避開滿負荷工作；在同樣的參數(shù)指標下，盡量降低電流密度和功耗，削減電熱效應(yīng)的影響；管進展瞬態(tài)電壓保護，承受串聯(lián)限流電阻限制瞬態(tài)脈沖過電流值。幅員牢靠性設(shè)計幅員牢靠性設(shè)計是依據(jù)設(shè)計好的幅員構(gòu)造由平面圖轉(zhuǎn)化成全部芯片工藝完成后的三維圖像，依據(jù)工藝流程依據(jù)不同構(gòu)造的晶體管〔雙極型或MOS型等〕可能消滅的主要失效模式來審查幅員構(gòu)造的合理性。如電遷移失效與各部位的電流密度有關(guān)，一般規(guī)定有極限值，應(yīng)依據(jù)幅員考察金屬連線的總長度，要經(jīng)過多少爬坡，估量工藝的誤差范圍，計算出金屬涂層最薄位置的電流密度值以及消滅電遷移的概率。此外，依據(jù)工作頻率在超高頻狀況下平行線之間的影響以及對性能參數(shù)的保證程度，考慮有無消滅縱向或橫向寄生晶體管構(gòu)成潛在通路的可能性。對于功率集成電路中發(fā)熱量較大的晶體管和單元，應(yīng)盡量分散安排，并盡可能遠離對溫度敏感的電路單元。工藝牢靠性設(shè)計為了使幅員能準確無誤地轉(zhuǎn)移到半導體芯片上并實現(xiàn)其規(guī)定的功能，工藝設(shè)計格外關(guān)鍵。一〔如SUPREM等程中的牢靠性設(shè)計主要應(yīng)考慮：原工藝設(shè)計對工藝誤差、工藝掌握力量是否賜予足夠的考慮〔裕度設(shè)計監(jiān)控措施〔利用PCM測試圖形；各類原材料純度的保證程度；工藝環(huán)境干凈度的保證程度；特定的保證工藝，如鈍化工藝、鈍化層的保證，從材料、工藝到介質(zhì)層質(zhì)量〔構(gòu)造致密度、外表介面性質(zhì)、與襯底的介面應(yīng)力等〕的保證。封裝構(gòu)造牢靠性設(shè)計封裝質(zhì)量直接影響到半導體集成電路的牢靠性。封裝構(gòu)造牢靠性設(shè)計應(yīng)著重考慮：變脆對鍵合拉力的影響；此外，還應(yīng)留意粘合劑的潤濕性，以掌握粘合后的孔隙率；管殼密封后氣密性的保證；封裝氣體質(zhì)量與管殼內(nèi)水汽含量，有無有害氣體存在腔內(nèi)；功率半導體集成電路管殼的散熱狀況；管殼外管腳的銹蝕及易焊性問題。牢靠性評價電路設(shè)計為了驗證牢靠性設(shè)計的效果或能盡快提取對工藝生產(chǎn)線、工藝力量有效的工藝參數(shù)，必需通過相應(yīng)的微電子測試構(gòu)造和測試技術(shù)來采集。所以，評價電路的設(shè)計也應(yīng)是半導體集成電路牢靠性設(shè)計的主要內(nèi)容。一般有以下三種評價電路：工藝評價用電路設(shè)計主要針對工藝過程中誤差范圍的測定，一般承受方塊電阻、接觸電阻構(gòu)成的微電子測試構(gòu)造來測試線寬、膜厚、工藝誤差等。牢靠性參數(shù)提取用評估電路設(shè)計針對雙極性和CMOS爭論出一些能評價其主要失效機理的評估電路。宏單元評估電路設(shè)計針對雙極型和CMOS型電路主要失效模式與機理的特點元和關(guān)鍵單元電路的微電子測試構(gòu)造，以便通過工藝流程爭論其失效的規(guī)律性。牢靠性設(shè)計技術(shù)牢靠性設(shè)計技術(shù)分類方法很多，這里以半導體集成電路所受應(yīng)力不同造成的失效模式與機理為線索來分類，將半導體集成電路牢靠性設(shè)計技術(shù)分為：〔1〕子效應(yīng)設(shè)計；〔2〕.耐環(huán)境應(yīng)力設(shè)計技術(shù)：包括耐熱應(yīng)力、耐機械應(yīng)力、耐化學應(yīng)力和生物應(yīng)力、耐輻射應(yīng)力設(shè)計；〔3〕穩(wěn)定性設(shè)計技術(shù)：包括線路、幅員和工藝方面的穩(wěn)定性設(shè)計。在下面幾節(jié)將對這些技術(shù)進展具體闡述。耐電應(yīng)力設(shè)計技術(shù)半導體集成電路所承受過高電應(yīng)力的來源是多方面的，有來自于整機電源系統(tǒng)的瞬時浪涌電流、外界的靜電和干擾的電噪聲，也有來自于自身電場的增加。此外，雷擊或人為使用不當〔如也會產(chǎn)生過電應(yīng)力。CMOS中功率晶體管的二次擊穿失效和電熱效應(yīng)失效等；過電壓應(yīng)力則造成絕緣介質(zhì)擊穿和熱載流子效應(yīng)等?？闺娺w移設(shè)計電遷移失效是在肯定溫度下，當半導體器件的金屬互連線上流過足夠大的電流密度時，被激發(fā)的金屬離子受電場的作用形成離子流朝向陰極方向移動，同時在電場作用下的電子通過對金屬離子的碰撞給離子的動量形成朝著金屬模陽極方向運動的離子流。在良好的導體中，動量交換力比靜電力占優(yōu)勢，造成了金屬離子向陽極端的凈移動，最終在金屬膜中留下金屬離子的局部積存〔引起短路〕和空隙〔引起開路。MOS和雙極器件對這一失效模式都很敏感，但由于MOS器件屬于高阻抗器件，電流密度不大，相對而言，電遷移失效對MOS器件的影響比雙極器件小。在各種電遷移失效模型中引用較多的為下式MTF=AWPLqJ-nexp(

Ea) 〔6.1〕kT式中，MTFA、p、q均為常數(shù)，W是金屬條線寬，L是金屬條厚度，J是電流密度，n2，Ea

為激活能，k是玻爾茲曼常數(shù)，T是金屬條確實定溫度。為防止電遷移失效，一般實行以下設(shè)計措施：在鋁材料中參加少量銅〔一般含2％重量比，或參加少量硅〔含0.3，或在鋁條上掩蓋Al-Cu40用下會遷移到PNPN在鋁膜上掩蓋完整的鈍化膜。降低互連線中的電流密度。對于互連線厚度大于0.8μm、寬度大于6μm的電流密度設(shè)計容限一般規(guī)定如下：有鈍化層的純鋁合金條，電流密度≤×1A/c2；無鈍化層的純鋁或鋁合金條，≤2×15A/c2；金膜，≤6×105A/c；其它各種導電材料膜條，2×105A/c2。對于VLSI中金屬互連線的電流密度設(shè)計容限的要求應(yīng)更加嚴格，應(yīng)取≤10A/cm2一設(shè)計容限值是導體電流、溫度和溫度梯度的函數(shù)。加強工藝掌握精度，削減鋁互連線的工藝缺陷。金(AuAu-Si－硅之間引入襯墊金屬，如Pt-Ti-Pt-Au可考慮用鉬、鎢、氮化鈦氮化鎢等高熔點金屬替代鋁作電極材料?？归V鎖設(shè)計CMOS集成電路含有nMOS和p溝MOSnpnpnpnp寄生可控硅構(gòu)造中同時形成正反響過程，此時寄生可控硅構(gòu)造處于導通狀態(tài)。只要電源不切斷，即使觸發(fā)信號已經(jīng)Latch-up)。CMOS·外加干擾噪聲進入寄生可控硅，使某個寄生晶體管觸發(fā)導通?！M足寄生可控硅導通條件:RnRw R

1 〔6.2〕R rw cn

R rS cpn

和α分別為npnpnprrp cn

分別為npnpnp串聯(lián)電阻；R和R分別為npn管pnpEBα、α

與外加噪聲引起的初始導W S n p通電流有關(guān)外，全部以上各參數(shù)均由CMOS半導體集成電路的幅員和工藝條件打算?！顟B(tài)的維持。當外加噪聲消逝后，只有當電源供給的電流大于寄生可控硅的維持電流或電路的工作電壓大于維持電壓時，導通狀態(tài)才能維持，否則電路退出導通狀態(tài)?？归V鎖的設(shè)計原則抗閂鎖牢靠性設(shè)計總的原則是：依據(jù)寄生可控硅導通條件，設(shè)法降低縱、橫向寄生晶體管的電流放大系數(shù)，削減阱和襯底的寄生電阻，以提高造成閂鎖的觸發(fā)電流閾值，破壞形成正反響的條件?！?〕幅員抗閂鎖設(shè)計·盡可能增加寄生晶體管的基區(qū)寬度，以降低其β。對于橫向寄生晶體管，應(yīng)增加溝道MOS管與P溝道MOS管的間距；對縱向寄生晶體管，應(yīng)增加阱深，盡可能縮短寄生晶體管基極與放射極的n+區(qū)與p+區(qū)的距離，以降低寄生電阻。盡可能多開設(shè)電源孔和接地孔，以便增長周界；電源孔盡量設(shè)置在PMOSPPMOSP阱內(nèi)，盡量削減P阱面積，以削減寄生電流。·6.1·6.2·6.36.1CMOS6.2CMOS6.3體硅CMOS(4)工藝抗閂鎖設(shè)計·承受摻金、本征吸雜、中子或電子輻照等方法，以降低寄生晶體管的電流放大系數(shù)；·在低阻的n+襯底上生長n-外延層，再作p阱和n＋、p＋源接觸，形成低阻襯底來降低襯底寄生電阻；MOSpn得多，可大大減弱閂鎖效應(yīng)；·承受在絕緣襯底上生長硅外延層的CMOS/SOI防靜電放電設(shè)計靜電放電(ESD應(yīng)力的瞬間以及器件對地的絕緣程度。假設(shè)器件的某一引出端對地短路，則放電瞬間產(chǎn)生電流脈沖假設(shè)器件與地不接觸，沒有直接電流通路，則靜電源不是通過器件到地直接放電，而是將存貯電荷傳到器件，放電瞬間表現(xiàn)為產(chǎn)生過電壓導致介質(zhì)擊穿或外表擊穿，這就屬于靜電效應(yīng)。預(yù)防半導體集成電路靜電放電失效的設(shè)計措施主要有：MOS6.46.5電保護電路。雙極型器件防靜電放電失效設(shè)計。圖6.6為雙極型器件防靜電保護電路。CMOS6.7CMOS以上防靜電保護電路中選用的元件一般要求具有高耐壓、大功耗和小動態(tài)電阻，使之具有較強的抗靜電力量。同時，還要求具有較快的導通速度和小的等效電容，以削減保護電路對電路性能的影響。6.4MOS6.5MOS〔a〕〔b〕〔c〕等效電路6.6雙極型器件靜電保護電路〔a〕〔b〕鉗位二極管〔a〕 (b)6.7CMOS〔a〕〔b〕承受集中電阻防熱載流子效應(yīng)設(shè)計防熱載流子效應(yīng)設(shè)計主要是實行減弱MOS場效應(yīng)晶體管漏極四周電場強度的構(gòu)造，一般通過工藝來形成輕摻雜漏極〔LDD〕構(gòu)造。首先對產(chǎn)品硅柵極進展掩膜形成n+區(qū)，再用化學氣相淀積〔CVD〕CVD側(cè)壁。對這個側(cè)壁進展掩膜，便形成高濃度區(qū)n+。由于在LDD構(gòu)造中n-、n+區(qū)是分別形成的，便于各區(qū)選取最正確濃度。這種工藝易于形成，重復(fù)性也好，是行之有效的方法。圖6.8為LDD6.96.10分別為改進的LDD構(gòu)造，即埋層LDD〔BLDD〕和雙注入LDD構(gòu)造DI-LD。6.8LDD圖6.9埋層LDD構(gòu)造 圖6.10雙注入LDD構(gòu)造耐環(huán)境應(yīng)力設(shè)計技術(shù)耐熱應(yīng)力設(shè)計(1)熱應(yīng)力引起半導體集成電路的失效熱應(yīng)力引起的失效可以分為兩種狀況：·由于高溫而引起的失效。高溫可能來自四周環(huán)境溫度上升，也可能來自電流密度提高造成的電熱效應(yīng)。溫度的上升不僅可以使器件的電參數(shù)發(fā)生漂移變化，如雙極器件的反向漏電流和電流增益上升,MOS器件的跨導下降,甚至可以使器件內(nèi)部的物理化學變化加速劣化，縮短器件壽命或使器件燒毀，如加速鋁的電遷移、引起開路或短路失效等?！囟让土易兓鸬氖?。溫度變化可以在具有不同的熱膨脹系數(shù)的材料內(nèi)形成不匹配應(yīng)力，造成芯片與管腳間的鍵合失效、管殼密封性失效和器件某些材料的熱疲乏劣化。半導體集成電路集成度、功率密度的不斷提高和封裝管殼的不斷削減，使熱應(yīng)力引起的牢靠性問題變得更加突出。反映半導體集成電路熱性能的主要參數(shù)Tjm

和熱阻RT來表征半導體集成電路的耐熱極限和散熱力量使電路的結(jié)溫上升。當結(jié)溫高于環(huán)境溫度T時，熱量靠溫差形成的集中電流由芯片通過管殼向外散發(fā)，散發(fā)出的熱量隨溫差的增大而a增加，當結(jié)溫上升到耗散功率能全部變成散發(fā)熱量時，結(jié)溫不再上升，這時電路處于動態(tài)熱平衡狀態(tài)。平衡時結(jié)溫的大小取決于耗散功率和電路的散熱力量，耗散功率越大或電路的散熱力量越差，結(jié)溫就高；熱阻越大則表示散熱力量越差。耐熱應(yīng)力設(shè)計的方法半導體集成電路的熱設(shè)計就是盡力防止器件消滅過熱或溫度交變誘生失效，主要包括：·管芯熱設(shè)計。主要通過幅員的合理布局使芯片外表溫度盡可能均勻分布，防止消滅局部的過熱點?！し庋b鍵合熱設(shè)計。主要通過合理選擇封裝、鍵合和燒結(jié)材料，盡可能降低材料之間的熱不匹配性，防止消滅過大的熱應(yīng)力。半導體集成電路常用材料的典型熱特性值見表6.1?！す軞嵩O(shè)計。應(yīng)著重考慮功率器件應(yīng)具有足夠大的散熱力量。對于耗散功率較大的集成電路，為了改善芯片與底座接觸良好，多承受芯片反面金屬化和選用絕緣性與導熱性好的氧化鈹陶瓷，以增加散熱力量。承受不同標準外殼封裝的半導體集成電路熱阻的典型值見表6.2。·為了使半導體集成電路能正常地、長期牢靠地工作，必需規(guī)定一個最高允許結(jié)溫T。綜合jm各種因素，微電子器件的最大允許結(jié)溫為：塑料封裝硅器件一般為125～150℃，金屬封裝硅器件150～17570～90℃。熱膨脹系數(shù)彈性系數(shù)熱導率熱膨脹系數(shù)彈性系數(shù)熱導率分類材料(×10-6/)〔×10/mm〕(cal/cm.s.℃)Si4.20.65～1.690.41芯片GaAs0.13SiO0.6～0.9～0.70.01～0.02介質(zhì)膜2SiN342.8～3.2～3.20.03～0.05互連線鍵合引線引線框架燒結(jié)塑料樹脂Al23.00.690.56Au14.20.830.76Cu171.10.94柯閥合金4.41.40.395Mo5.20.37Au-Si10～130.71～0.770.68銀槳30～1000.02～0.04(6～30)10-4熱硬化18～700.15～0.16～16×10-4環(huán)氧樹脂環(huán)氧樹脂RR℃/W)器件引出端數(shù)扁平陶瓷雙列直插陶瓷雙列直插塑料8150135150141201101201612010011824906085耐機械應(yīng)力設(shè)計半導體集成電路在運輸和使用現(xiàn)場中將受到各種形式機械環(huán)境因素的作用，其中最常見、影響最大的是振動和沖擊。此外，離心、碰撞、跌落、失重、聲振等機械作用也會對半導體集成電路施加不同程度的機械應(yīng)力。振動和沖擊對半導體集成電路性能的影響·振動的影響。振動是周期性的施加大小交替的力。依據(jù)力的作用頻率不同，振動可分為固定頻率、周期變頻和隨機性振動等三種狀況。通常遇到的振動是在肯定范圍內(nèi)的隨機振動，隨機振動實際可能到達0～10000Hz，電子產(chǎn)品受振動影響的頻率范圍通常為20～2023Hz。一般認為，20Hz2023Hz產(chǎn)生疲乏損傷，使其構(gòu)造松動，特別簡潔發(fā)生引線斷裂、開焊、局部氣密封接處消滅裂縫等，輕則引起參數(shù)變化，重則造成失效。特別是，當半導體集成電路本身的固有頻率在設(shè)備的振動頻率譜范圍內(nèi)時，會消滅共振現(xiàn)象。共振將使半導體集成電路的引線疲乏，使參數(shù)發(fā)生不行逆的變化而失效。此外，過大的振幅可能使脆性材料斷裂，熱性材料變形，造成產(chǎn)品構(gòu)造嚴峻損壞?！_擊的影響。沖擊是對產(chǎn)品施加突發(fā)性的力，其加速度很大，致使半導體集成電路在瞬間受到猛烈的機械沖擊，可造成電路的機械構(gòu)造損壞，也可造成內(nèi)引線的鍵合點脫開或內(nèi)引線折斷而引起開路失效。此外，還會使芯片產(chǎn)生裂紋或與管座脫離。在各種環(huán)境條件下的沖擊加速度如6.36.3各種環(huán)境條件下的沖擊加速度環(huán)環(huán)境條 件工作狀態(tài)加 速 度〔g〕汽車正常行駛中5～7地面火車剎車或連接30～45卡車碰撞50裝甲車碰撞裝甲車碰撞200正常航行很小猛烈戰(zhàn)斗g艦載、炸彈、火箭等爆炸1000～5000造成的沖擊波〔1ms〕正常狀況4～8機載非正常狀況25～30放射時的有關(guān)部位50～75放射器分別時放射和爆炸炮彈爆炸中心半徑內(nèi)1000〔持續(xù)0.1～0.2ms〕炮彈放射時的沖擊加速度耐機械應(yīng)力牢靠性設(shè)計方法o·使半導體集成電路的固有頻率移出振源和設(shè)備的振動頻段。通常的設(shè)計是使固有頻率到達設(shè)備機柜固有頻率的兩倍以上。半導體集成電路的固有頻率計算格外簡單，可以參照元器件的計算公式來估算，也可以用模擬試驗方法經(jīng)過試驗來測定。對于雙端元器件的固有頻率(f)可按下o式進展計算〔臥式安裝〕

1fo2

192EJgHz 〔6.4〕mL3E為彈性模量dyn/c3或Kg/c2L(cmJ慣性矩，對于園引線為/64，D為引線直徑(mm)；m是元器件的質(zhì)量(g)；g是重力加速度(=980cm/2)?！ぐ雽w集成電路的工作環(huán)境有可能發(fā)生共振時，應(yīng)在設(shè)計時做出適當?shù)募庸虦p振及隔離措施，并經(jīng)試驗后承受。耐輻射應(yīng)力設(shè)計射效應(yīng)、電磁脈沖燒毀、α粒子輻照軟誤差失效等。器件的選擇組成軍用半導體集成電路所用的器件，應(yīng)選擇抗輻射力量強的器件。在各種半導體器件中，NMOSCMOS/SOSTTL器件和CMOS它抗輻射要求的電子系統(tǒng)中。對于各種器件組成的半導體集成電路，其加固與未加固的耐輻射力量6.4，供設(shè)計時參考。6.4各種半導體集成電路抗輻射力量的比較抗電離輻射力量抗瞬時電離輻射力量抗中子輻射力量 〔戈瑞〔硅〕/s〕〔戈瑞〔硅〕/s〕微電路名稱〔cm2〕未加固 加固未加固 加固雙極規(guī)律電路1×1014 105106 >10810106 >107雙極線性電路1011013 103 >2×103105 106108I2L(1～5)×1013 103104 104105107 107108ECL1×1015 105 />106 /CMOS/SOS1×101～11016 1×102 10410510109 /CMOS1×1015 1×102 104105106 107108NMOS1×1015 1×10 10210105 /半導體集成電路的輻射損傷閾值一般要求到達：耐中子輻射力量 大于1014中子/cm2；耐電離輻射力量 ×11×16拉德耐瞬時輻射力量 1×109拉德(Si)。雙極型半導體集成電路耐輻射加固措施·承受介質(zhì)隔離。與pn·平衡和補償光電流。一般承受摻金TTL工藝和肖特基鉗位TTL工藝〔STTL〕均有較好的耐輻射力量；·提高耐中子和電離輻射的力量，盡可能提高晶體管的電流增益；·對高劑量率的光電流需加以限制；·減小元器件的幾何尺寸，以相應(yīng)減小有源器件和寄生元件的尺寸；·盡量提高半導體集成電路的工作速度。雙極型線性半導體集成電路，由于承受了橫向pnp晶體管，超增益晶體管和低的工作電流，對中子輻射和電離輻射的靈敏度都比較高，會引起各種運算放大器參數(shù)的顯著變化，其輻射損傷的閾值低。雙極型器件加固工藝難度較大，常見的方法除了承受以上加固措施外，還應(yīng)對半導體集成電路各工藝〔如氧化、退火和金屬化互連線沉積〕的工藝條件實施準確掌握，并努力做好外表鈍化膜，沉積的各種膜都必需使之構(gòu)造致密、完整。CMOS軍用CMOS承受下面一些加固工藝，使CMOS85℃HCl8570nm；·p+85℃下退火；·低溫集中，n+950℃；·用電子束蒸發(fā)鋁，蒸發(fā)源用氮化硼坩鍋。封裝構(gòu)造及材料的選擇封裝材料、半導體集成電路芯片保護膜材料以及金屬化互連線材料，應(yīng)選擇有良好抗輻射性的材料。線路設(shè)計中的耐輻射設(shè)計在線路設(shè)計上，要用限流電阻防止過大的瞬時過電流，可用反向二極管來抵銷局部光電流，還可以承受適當?shù)耐笋睢⑴月?、濾波和反響等措施來抵消輻射產(chǎn)生的不良影響。耐軟誤差效應(yīng)設(shè)計軟誤差釷等，這些放射性物質(zhì)所產(chǎn)生的α射線照耀到芯片外表，特別是照耀到存貯器件上產(chǎn)生的最大能9MeV5MeV。當α5MeV1.4×106MOSRAM例，這些電子空穴對在器件體內(nèi)以集中方式運動，空穴移向襯底，電子被貯存勢阱收集，從而使MOSRAM1〔硬錯誤重復(fù)發(fā)生，所以把這種錯誤動作叫做軟錯誤或軟錯誤率(SER，SoftErrorRate)。各種材料中放射性元素含有量和α射線流量率見表6.5。6.5各種材料中放射性元素含有量和α射線流量率材料名稱U〔ppb〕(ppb)α射線流量(個/cm2H)沉積用鉛24－陶瓷〔B〕800900.07陶瓷〔A〕9805700.10硅〔C〕20200.002〔D〕0.40.2－硅石〔E〕47011700.16硅石〔F〕150550.037/cm.H1cm2入射的α射線數(shù)掌握軟誤差效應(yīng)的措施降低軟誤差效應(yīng)的方法主要有：設(shè)法提高材料純度，杜絕α射線放射源；芯片外表涂敷阻擋α射線保護層；在器件設(shè)計方面應(yīng)考慮防止電子－空穴對在有源區(qū)聚攏；在電路和系統(tǒng)方面設(shè)法承受糾錯電路。具體措施如下：·用聚酸胺等有機高分子化合物掩蓋芯片外表，作為保護層減弱α粒子射入芯片的能量；·1016cm-216KDRAM50·承受抗噪聲力量強的電路，如折疊位線方式等；·增加單位面積的電荷存貯容量，如承受介電常數(shù)大的材料；·在器件襯底外表四周設(shè)置勢壘，防止電子或空穴集中到有源區(qū)域。如在外表下面形成高濃PP·削減位線電壓浮動時間。耐化學應(yīng)力與生物應(yīng)力設(shè)計半導體集成電路產(chǎn)品有可能在比較惡劣的氣候環(huán)境中貯存、運輸和使用。在氣候環(huán)境的諸因素中，潮濕、鹽霧和霉菌是最常遇到而且影響最明顯的破壞因素。它對半導體集成電路能起到加速化學腐蝕與生物腐蝕的作用。對這三方面的防護性設(shè)計通常稱為“三防”設(shè)計。防潮設(shè)計潮濕氣候?qū)嶋H上是濕度和溫度形成的簡單環(huán)境。這種環(huán)境對電子產(chǎn)品的牢靠性危害很大，必需從原材料選擇、構(gòu)造改進和工藝等方面承受防潮措施：·在滿足性能的前提下，盡量承受吸濕性小并在濕熱環(huán)境中性能穩(wěn)定的材料；·當設(shè)計兩種金屬材料直接接觸時，應(yīng)盡量選擇電極電位接近的材料，一般應(yīng)小于0.5eV，以防電化學腐蝕的產(chǎn)生。局部金屬的耐腐蝕性能見表6.6?！Ψ莱毙阅芤筝^高的器件應(yīng)設(shè)計密封外殼，內(nèi)部抽真空或充以保護氣體。6.6局部金屬的耐腐蝕性能類別類別材料名稱耐腐 蝕 性能〔18－8〕1貴重金屬〔金、鉑、銠、銫等〕較嚴酷的大氣條件鐵素體和馬氏體型不銹鋼〔鉻73型不銹鋼〕銅和銅合金〔指不含純鋁、鋁鎂、鋁鎂硅等合金工業(yè)污穢物和鹽霧的室內(nèi)外不需要保護2鈦鎳、銀、錫、鉛及其合金層，但在嚴酷大氣條件下需要加保護層碳鋼、低合金鋼和灰鑄鐵等3鋁硅、鋁鋼等合金保護層鋅和鋅合金鋅和鋅合金防霉設(shè)計半導體集成電路使用的材料中假設(shè)含有霉菌生長的養(yǎng)分成分時，在潮濕條件下會促進霉菌生長生殖。器件外表長霉后，會造成漏電，絕緣電阻下降。當絕緣材料生霉達3級時，絕緣電阻下10065％。霉菌代謝物中的酸性物質(zhì)對器件的構(gòu)造材料具有腐蝕作用。進展防霉設(shè)計時應(yīng)考慮以下三個方面：·防霉設(shè)計要與防潮設(shè)計結(jié)合考慮，如優(yōu)選三防涂料〔見表6.；·盡量選用防霉性能良好的材料；·設(shè)計良好的防霉使用環(huán)境，應(yīng)盡量掌握溫度、濕度，并保持空氣流通，必要時定期用紫外線消毒。防鹽霧設(shè)計海浪拍擊碎石而飛濺的水沫構(gòu)成霧狀進入空氣它可以隨風飄入沿海地區(qū)，其主要成分為NaC〔占77.8MgCl〔占10.9、MgCO、2 3CaSO4生腐蝕作用，使外表、接點處變糙而降低牢靠性。防鹽霧設(shè)計技術(shù)要求如下：·必需使半導體集成電路同鹽霧環(huán)境隔離開來，一般承受加密封裝/罐裝或涂復(fù)等方法；·在半導體集成電路外表上形成金屬保護鍍層，可承受電鍍、熱浸、化學和電化學等方法涂敷。鍍層厚度有肯定要求，但并非越厚越好，推舉的防護鍍層的厚度見表6.8。表6.9為電鍍和化學涂覆層的特性和用途。6.7三防優(yōu)選涂料名稱名稱性能特點與用途鋅黃過氯乙烯－氯化橡膠具有良好的耐濕熱、耐鹽霧、耐人工海水及蒸餾水等性能。與鋼、鋁合金、底漆鎂合金有良好的附著力，適用于濕熱環(huán)境及海洋性氣候條件。過氯乙烯－氯化橡膠三防具有良好的防霉〔0級、耐濕熱、耐鹽霧、耐人工海水的性能，有肯定的清漆離熱涂層外表防護。三防磁漆具良好的防霉〔0級、耐濕熱、耐鹽霧、耐人工海水的性能，有肯定的耐有較好的三防性能。漆膜光亮、保光、保色性好。適用于儀器、儀表的金屬有較好的三防性能。漆膜光亮、保光、保色性好。適用于儀器、儀表的金屬各種丙烯酸磁漆外表裝飾防護。有較好的三防性能及優(yōu)良的耐磨性能，與金屬材料、塑料有良好的附著力，可用作三防電機、電器保護裝飾涂料。電機灰聚氯酯漆有機硅改性聚氨酯器件的三防處理。三防涂料.聚氨酯清漆元器件的三防處理。基鍍層推舉厚度(μm)材基鍍層推舉厚度(μm)材氣候環(huán)境嚴峻度氣候環(huán)境嚴峻度氣候環(huán)境嚴峻度氣候環(huán)境嚴峻度15～2015～207～10黑化金Ag2～3Ag2～3Ag1～2Ag2～3金 鍍金Au5～7Au2～3Au1～2Au5～7材料名稱I〔腐蝕重〕II〔腐蝕中〕III〔腐蝕輕〕IV〔一般海洋〕單層暗鎳20～2515～207～1020～25銅鎳單層亮鎳化學鍍鎳20～2515～2015～207～107～103～520～2515～20Ni20～25Ni15～20Ni7～10Ni20～25及多層亮鉻Cr0.3～1Cr0.3～1Cr0.3～1Cr0.3～1鉻多層暗鉻Ni20～25Ni15～20Ni7～10Ni20～25銅Cr0.3～1Cr0.3～1Cr0.3～1Cr0.3～1亮鍍銀15～2015～207～10合銀鍍銀層無光銅Cu2～5C2～5Cu2～5Cu2～510～1525～30Cu30～3