第1章-EDA技術(shù)概述課件

電子設(shè)計(jì)自動(dòng)化Tel：E-mail：cbf@課程主要內(nèi)容EDA開(kāi)發(fā)的流程及相關(guān)概念了解可編程邏輯器件的結(jié)構(gòu)及EDA開(kāi)發(fā)流程怎樣對(duì)器件編程（重點(diǎn)）熟練掌握一種EDA軟件的使用方法（工具）以Altera公司的MaxPlusII為例掌握一種硬件描述語(yǔ)言（方法），以設(shè)計(jì)軟件的方式來(lái)設(shè)計(jì)硬件VHDL教學(xué)安排（電子）理論教學(xué)（48學(xué)時(shí)）上機(jī)實(shí)踐（24學(xué)時(shí)）考核方式平時(shí)作業(yè)成績(jī)10%小測(cè)驗(yàn)成績(jī)15%實(shí)驗(yàn)成績(jī)15%理論筆試60%EDA學(xué)習(xí)的幾點(diǎn)建議

做好計(jì)劃，沒(méi)有成功的計(jì)劃就是計(jì)劃失敗重視實(shí)驗(yàn)環(huán)節(jié)，多讀和多寫(xiě)程序作業(yè)和上機(jī)題目獨(dú)立完成課堂建議

關(guān)閉一切響鬧裝置（手機(jī)、各類(lèi)播放器等）；有事請(qǐng)事先請(qǐng)假；課堂紀(jì)律希望得到大家的配合。第1章EDA技術(shù)概述1.1

EDA技術(shù)及其發(fā)展概況1.2

可編程ASIC設(shè)計(jì)技術(shù)1.3PLD簡(jiǎn)介 1.4EDA設(shè)計(jì)簡(jiǎn)介1.1EDA技術(shù)及其發(fā)展概況電子電路數(shù)字電路A/D、D/A模擬電路CPLD/FPGA、CPUDSPispPAC晶片化晶片化晶片化電子電路之演進(jìn)1．EDA技術(shù)的發(fā)展歷程

1）CAD階段--圖形繪制2）CAE階段--電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)3）EDA階段--“自頂向下”、“并行工程”2．EDA技術(shù)的概念與特點(diǎn)狹義的EDA：廣義的EDA：大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。狹義的EDA，計(jì)算機(jī)輔助分析CAA技術(shù)（如PSPICE，EWB，MATLAB等），印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)（如PROTEL，ORCAD等）。EDA技術(shù)特點(diǎn)：用軟件的方式設(shè)計(jì)硬件具有開(kāi)放式的設(shè)計(jì)環(huán)境設(shè)計(jì)過(guò)程中可仿真系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)集成度高，體積小、功耗低、可靠性高。適合分工設(shè)計(jì)，團(tuán)體協(xié)作標(biāo)準(zhǔn)語(yǔ)言，移植性好，效率高3．EDA技術(shù)的主要內(nèi)容

（1）大規(guī)模可編程邏輯器件：大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體；（2）硬件描述語(yǔ)言：硬件描述語(yǔ)言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段；（3）軟件開(kāi)發(fā)工具：軟件開(kāi)發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具；（4）實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)：實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。4．EDA技術(shù)的發(fā)展趨勢(shì)超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米工藝（如0.13um、90nm）日益成熟工藝線寬的不斷減小，半導(dǎo)體材料上的寄生效應(yīng)不能被忽略，對(duì)EDA工具提出了更高要求EDA工具和IP核應(yīng)用更為廣泛EDA工具不斷發(fā)展，為嵌入式系統(tǒng)設(shè)計(jì)提供功能強(qiáng)大的開(kāi)發(fā)環(huán)境計(jì)算機(jī)硬件平臺(tái)的發(fā)展，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)1.2可編程ASIC設(shè)計(jì)技術(shù) ASIC(ApplicationSpecificIntegratedCircuits)直譯為“專(zhuān)用集成電路”，與通用集成電路相比，它是面向?qū)ｉT(mén)用途的電路，以此區(qū)別于標(biāo)準(zhǔn)邏輯(StandardLogic)、通用存儲(chǔ)器、通用微處理器等電路。ASIC是相對(duì)于通用集成電路而言的，兩者并無(wú)明顯界限。 與通用集成電路相比，ASIC在構(gòu)成電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性： (1)提高了產(chǎn)品的可靠性。用ASIC芯片進(jìn)行系統(tǒng)集成后，外部連線減少，為調(diào)試和維修帶來(lái)極大的方便，系統(tǒng)可靠性明顯提高。 (2)易于獲得高性能。ASIC針對(duì)專(zhuān)門(mén)的用途而特別設(shè)計(jì)，它是系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和工藝設(shè)計(jì)的緊密結(jié)合，這種一體化的設(shè)計(jì)有利于得到前所未有的高性能系統(tǒng)。 (3)可增強(qiáng)產(chǎn)品的保密性和競(jìng)爭(zhēng)力。電子產(chǎn)品中的ASIC芯片對(duì)用戶來(lái)說(shuō)相當(dāng)于一個(gè)“黑盒子”。(4)在大批量應(yīng)用時(shí)，可顯著降低產(chǎn)品的綜合成本。用ASIC來(lái)設(shè)計(jì)和生產(chǎn)產(chǎn)品大幅度減少了印刷電路板面積及其他元器件數(shù)量，降低了裝配調(diào)試費(fèi)用。(5)提高了產(chǎn)品的工作速度。(6)縮小了體積，減輕了重量，降低了功耗。ASIC分類(lèi)按功能的不同可分為數(shù)字ASIC、模擬ASIC和微波ASIC。按使用材料的不同可分為硅ASIC和砷化鎵ASIC。一般來(lái)說(shuō)，數(shù)字、模擬ASIC主要采用硅材料，微波ASIC主要采用砷化鎵材料。硅ASIC，按制造工藝不同，分為MOS型、雙極型和BiCMOS型。砷化鎵具有高速、抗輻射能力強(qiáng)、寄生電容小和工作溫度范圍寬等優(yōu)點(diǎn)，在移動(dòng)通信、衛(wèi)星通信等方面得到廣泛應(yīng)用。ASIC分類(lèi)按照設(shè)計(jì)方法的不同，ASIC可分為全定制、半定制、可編程邏輯器件法。全定制法是一種基于晶體管級(jí)的設(shè)計(jì)方法，對(duì)于某些性能要求很高、批量較大的芯片，一般采用全定制法設(shè)計(jì)，用全定制法設(shè)計(jì)時(shí)須采用最佳的隨機(jī)邏輯網(wǎng)絡(luò)，且每個(gè)單元都必須精心設(shè)計(jì)，另外還要精心地布局布線，將芯片設(shè)計(jì)得最緊湊，以期實(shí)現(xiàn)速度快、面積利用率高、功耗低等的最優(yōu)性能。半定制法是一種約束性設(shè)計(jì)方法。約束的目的是簡(jiǎn)化設(shè)計(jì)、縮短設(shè)計(jì)周期、提高芯片成品率?？删幊踢壿嬈骷ㄍㄟ^(guò)EDA工具軟件對(duì)器件進(jìn)行功能配置，實(shí)現(xiàn)用戶的專(zhuān)用要求。

很多產(chǎn)品的產(chǎn)量不大或者不允許設(shè)計(jì)時(shí)間過(guò)長(zhǎng)，為了爭(zhēng)取時(shí)間和市場(chǎng)。Questions:對(duì)芯片面積或性能作出犧牲，并盡可能采用已有的、規(guī)則結(jié)構(gòu)的版圖。采用半定制法，先用最短的時(shí)間設(shè)計(jì)出芯片，在占領(lǐng)市場(chǎng)的過(guò)程中再予以改進(jìn)，進(jìn)行二次開(kāi)發(fā)。Answers:因此半定制與全定制兩種設(shè)計(jì)方式的優(yōu)缺點(diǎn)是互補(bǔ)的，設(shè)計(jì)人員可根據(jù)不同的要求選擇合適的設(shè)計(jì)方法。 復(fù)雜可編程邏輯器件是ASIC的一個(gè)重要分支，它是一種已完成了全部工藝制造，可直接從市場(chǎng)上購(gòu)得的產(chǎn)品，用戶只要對(duì)它編程就可實(shí)現(xiàn)所需要的電路功能，所以稱(chēng)它為可編程ASIC。 以上介紹的兩類(lèi)ASIC芯片都必須到IC廠家去加工制造才能完成，而采用可編程邏輯器件，設(shè)計(jì)人員在實(shí)驗(yàn)室即可設(shè)計(jì)和制造出芯片，而且可反復(fù)編程，修改錯(cuò)誤，這就大大地方便了設(shè)計(jì)者。Questions&answers談?wù)勀銓?duì)EDA的認(rèn)識(shí)。 現(xiàn)在EDA已被理解為一個(gè)整體的概念，即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。 EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)是完成專(zhuān)用集成電路的設(shè)計(jì)和實(shí)現(xiàn)（ASIC）。PLD—ProgrammableLogicDevices大規(guī)模集成電路，集成了大量的門(mén)電路和觸發(fā)器，用戶可編程構(gòu)成所需電路。清華大學(xué)電機(jī)系唐慶玉2003年11月15日編優(yōu)點(diǎn)：（1）節(jié)省集成芯片的數(shù)量節(jié)省電路板面積，節(jié)省電耗，減少產(chǎn)品體積，降低成本（2）電路保密，不易被他人仿造1.3PLD簡(jiǎn)介一、PLD的發(fā)展歷程20世紀(jì)70年代，熔絲編程的PROM和PLA器件是最早的PLD；20世紀(jì)70年代末，對(duì)PLA改進(jìn)，AMD公司推出PAL器件；20世紀(jì)80年代初，Lattice公司發(fā)明電可擦寫(xiě)的、比PAL更靈活的GAL器件；20世紀(jì)80年代中期，Xilinx公司提出現(xiàn)場(chǎng)可編程概念，生產(chǎn)出第一片F(xiàn)PGA器件；同一時(shí)期，Altera公司推出EPLD器件，較GAL有更高的集成度，可用紫外線或電擦除；20世紀(jì)80年代末，Lattice公司提出isp技術(shù)，推出了CPLD器件；20世紀(jì)90年代，器件的集成度更高，達(dá)數(shù)百萬(wàn)門(mén)，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊的SoC。二、可編程邏輯器件的分類(lèi)1、從結(jié)構(gòu)上分乘積項(xiàng)結(jié)構(gòu)器件（CPLD）查找表結(jié)構(gòu)器件（FPGA）與或陣列結(jié)構(gòu)（SPLD）2、按集成密度分可編程邏輯器件SPLDHDPLDGALPALPLAPROMCPLDFPGA3、按編程工藝分（1）熔絲（Fuse）型器件,早期的PROM采用此結(jié)構(gòu)；（2）反熔絲（Antifuse）型器件，Actel公司的FPGA采用此結(jié)構(gòu)；（3）EPROM（ErasablePROM，紫外線擦除的PROM）（4）EEPROM（ElectricErasablePROM，電擦除的PROM）或?qū)懗蒃2PROM（5）SRAM掉電需重新配置，大部分FPGA采用此工藝（6）Flash型掉電后不需要重新配置OTP器件OneTimeProgramming三、可編程邏輯器件的基本結(jié)構(gòu)基本PLD器件的原理結(jié)構(gòu)圖1、PLD電路的表示方法及有關(guān)符號(hào)可編程邏輯器件有一個(gè)相同的基本結(jié)構(gòu)，其核心由與陣列和或陣列構(gòu)成。由于陣列規(guī)模一般遠(yuǎn)大于普通電路，用傳統(tǒng)的器件符號(hào)已不能滿足PLD原理圖的需要，因此在PLD中,有關(guān)器件有其專(zhuān)門(mén)的表示方法。常用邏輯門(mén)符號(hào)與國(guó)際邏輯門(mén)符號(hào)的對(duì)照&≥11&≥1=1與或非與非或非異或電路符號(hào)表示（1）PLD緩沖器表示法為了使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力并產(chǎn)生原碼和反碼兩個(gè)互補(bǔ)的信號(hào)，PLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，如圖所示。圖中B=A，C=A。PLD輸入緩沖器電路（2）PLD與門(mén)表示法圖1-4(a)、(b)所示分別為一個(gè)四輸入與門(mén)的習(xí)慣表示法和PLD表示法，圖中Y=A·B·C·D若有邏輯表達(dá)式Y(jié)=A·A·B·B，則顯然此時(shí)D恒為電平“0”，PLD對(duì)此有專(zhuān)門(mén)的簡(jiǎn)化表示法，如圖1-4(c)、(d)所示。

圖1-4與門(mén)表示法（3）或門(mén)表示法圖1-5所示為一個(gè)三輸入或門(mén)的習(xí)慣表示法和PLD表示法，圖中D=A+B+C。

（4）PLD連接的表示法圖1-6所示為PLD中陣列交叉點(diǎn)上三種連接方式的表示法。其中，交叉處為“·”的表示縱、橫兩線固定連接，不能通過(guò)“編程”手段使其斷開(kāi)；交叉處為“×”的表示該處為可編程連接，即通過(guò)“編程”可使該處斷開(kāi)；交叉處無(wú)任何符號(hào)的表示縱、橫不連接。圖1-5或門(mén)表示法圖1-6PLD連接表示法2、與-或陣列“與-或陣列”是PLD器件中最基本的結(jié)構(gòu)，通過(guò)編程改變“與陣列”和“或陣列”的內(nèi)部連接，就可以實(shí)現(xiàn)不同的邏輯功能。依據(jù)可編程的部位可將SPLD器件分為可編程只讀存儲(chǔ)器PROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL等4種最基本的類(lèi)型，如表1-1所示。表1-14種SPLD器件的區(qū)別器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)圖1-7PROM示意圖圖1-8PLA示意圖例1用PROM實(shí)現(xiàn)半加器半加器邏輯式F=AB+AB=ABC=ABFCA

B

如何用PROM實(shí)現(xiàn)全加器？例2用PROM實(shí)現(xiàn)三變量奇數(shù)校驗(yàn)電路A

B

CYABCY00000011010101101001101011001111真值表清華大學(xué)電機(jī)系唐慶玉2003年11月15日編PLA的內(nèi)部結(jié)構(gòu)及編程AND陣列可編程O(píng)R陣列可編程O(píng)2O1O0I2I1I0輸出輸入例3用PLA實(shí)現(xiàn)三八譯碼器A2A1A0000僅=0Y0001僅=0Y1111僅=0Y7輸出三八譯碼器真值表……A2A1A0Y0Y1Y7A2A1A0A2A1A0清華大學(xué)電機(jī)系唐慶玉2003年11月15日編PAL的內(nèi)部結(jié)構(gòu)及編程（專(zhuān)用輸出結(jié)構(gòu)型）AND陣列可編程O(píng)R陣列固定輸出0輸入O0I2I1I0O1輸出1實(shí)現(xiàn)組合邏輯電路（GAL結(jié)構(gòu)類(lèi)似）例4：寫(xiě)出PAL（GAL）陣列輸出X的表達(dá)式英文教材《數(shù)字電子技術(shù)》習(xí)題選編清華大學(xué)電機(jī)系唐慶玉2002年9月16日XABCCBA××××××××將此式化簡(jiǎn)例5：Y=ABC，用PAL（GAL）陣列實(shí)現(xiàn)該式。英文教材《數(shù)字電子技術(shù)》習(xí)題選編清華大學(xué)電機(jī)系唐慶玉2002年9月16日XACB××××××××××××清華大學(xué)電機(jī)系唐慶玉2003年11月15日編PAL的內(nèi)部結(jié)構(gòu)及編程（寄存器輸出結(jié)構(gòu)型）功能：可編程組成記憶、計(jì)數(shù)、移位、寄存等時(shí)序邏輯電路I2I1I0反饋信號(hào)CLKOE輸出使能三態(tài)輸出DQQDQQ8輸入8輸出固定（GAL結(jié)構(gòu)類(lèi)似）例6用PAL（或GAL）組成二位加法器CLKFBFA

000101210311400狀態(tài)方程作業(yè)（補(bǔ)充）：1、如何用PROM實(shí)現(xiàn)全加器？2、如何用PAL(或GAL)實(shí)現(xiàn)二位減法器？3、CPLD簡(jiǎn)介MAX7000S的結(jié)構(gòu)圖CPLD的性能特點(diǎn)：（1）CPLD內(nèi)部資源豐富，集成度高，且邏輯結(jié)構(gòu)靈活多樣。（2）采用CMOSEPROM、EEPROM、閃速存儲(chǔ)器等編程技術(shù)，可多次編程、改寫(xiě)和擦除。（3）可預(yù)測(cè)時(shí)間延時(shí)，容易消除競(jìng)爭(zhēng)冒險(xiǎn)等現(xiàn)象。（4）在系統(tǒng)編程能力。（5）多個(gè)加密位，杜絕編程數(shù)據(jù)的非法抄襲。4、FPGA簡(jiǎn)介FPGA具有四種可編程資源：位于芯片中央的可編程功能單元；位于芯片四周的可編程I/O引腳；分布在芯片各處的可編程布線資源；片內(nèi)存儲(chǔ)塊RAM。FPGA的性能特點(diǎn)（1）FPGA內(nèi)部資源豐富，集成度高，且邏輯結(jié)構(gòu)最為靈活，CLB、IOB、ICR均可編程，提供強(qiáng)有力的組合函數(shù)發(fā)生器，可實(shí)現(xiàn)多個(gè)變量的任意邏輯，可滿足各種各樣的數(shù)字電路系統(tǒng)的設(shè)計(jì)。（2）采用SRAM編程技術(shù)，高密度、高速度、高可靠性、低功耗。但在使用時(shí)需對(duì)其進(jìn)行數(shù)據(jù)配置，配置完成后，F(xiàn)PGA才可完成設(shè)計(jì)要求的邏輯功能，若斷電，F(xiàn)PGA中的配置數(shù)據(jù)自動(dòng)丟失。（3）內(nèi)部時(shí)間延時(shí)與器件結(jié)構(gòu)和邏輯連接等有關(guān)，因此傳輸時(shí)延不可預(yù)測(cè)。1.4EDA設(shè)計(jì)簡(jiǎn)介1、設(shè)計(jì)流程系統(tǒng)分解單元設(shè)計(jì)功能塊劃分子系統(tǒng)設(shè)計(jì)系統(tǒng)總成Bottom-up行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)Top-down2、設(shè)計(jì)方式3、HDL對(duì)FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有VHDL、VerilogHDL、SystemVerilog、SystemC和AHDL等。 其中VHDL、VerilogHDL在EDA設(shè)計(jì)中使用最多，幾乎所有的主流EDA工具均支持。VHDL(Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage)

*1983年由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言。 *1987年成為ANSI/IEEE（TheInstituteofElectricalandElectronicsEngineers）的標(biāo)準(zhǔn)（IEEESTD1076-1987）。 *1993年更進(jìn)一步修訂，變得更加完備，成