現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)課件

現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)16、干燥時(shí)間包括幾個(gè)部分？怎樣計(jì)算？現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)16、干燥時(shí)間包括幾個(gè)部分？怎樣計(jì)算？◆數(shù)字集成電路、數(shù)字系統(tǒng)、EDA◆SOC與SOPC◆IP核◆基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)EDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)◆總結(jié)◆DSP的FPGA實(shí)現(xiàn)◆附：數(shù)字系統(tǒng)應(yīng)用6/14/2021第一節(jié)數(shù)字集成電路、數(shù)字系統(tǒng)、EDA7/26/2023標(biāo)準(zhǔn)通用器件（SSI/MSI）微處理器(CPU)、單片機(jī)（MCU）等軟件組態(tài)器件，外圍器件(LSI,VLSI)等1.1數(shù)字集成電路門陣列（GateArray）標(biāo)準(zhǔn)單元(StandardCell)可編程邏輯器件(ProgrammableLogicDevice)PROMFPLAPALGALHDPLDFPGAASIC

全定制(FullCustom)半定制(Semi-Custom)EPLDCPLD7/26/2023

◆可編程邏輯器件經(jīng)歷了從PROM、PLA、PAL、GAL、EPLD到CPLD和FPGA的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進(jìn)和提高。

目前,FPGA已開(kāi)始采用90nm工藝，集成度可達(dá)上千萬(wàn)門，速度可達(dá)千兆級(jí)，內(nèi)置硬核、存儲(chǔ)器、DSP塊、PLL等,支持多種軟核,成為理想的SOC設(shè)計(jì)平臺(tái)．7/26/2023VS7/26/2023低速數(shù)字系統(tǒng)信號(hào)速率：＜１MHz

平臺(tái)：MCU、SSI/MSI、LSI、VLSI中高速數(shù)字系統(tǒng)信號(hào)速率：１0MHz級(jí)平臺(tái)：DSP、Embedded、高端CPU、CPLD高速數(shù)字系統(tǒng)信號(hào)速率:１00MHz級(jí)平臺(tái)：FPGA、ASIC現(xiàn)代數(shù)字系統(tǒng)平臺(tái)：FPGA、ASIC，內(nèi)嵌DSP、ARM等

數(shù)字系統(tǒng)的設(shè)計(jì)對(duì)FPGA及EDA的依賴程度愈來(lái)愈高1.2數(shù)字系統(tǒng)7/26/2023單片機(jī)系統(tǒng)7/26/2023DSP及嵌入式系統(tǒng)7/26/2023FPGA系統(tǒng)7/26/2023 1.3EDA技術(shù)

EDA(ElectronicDesignAutomation)，即電子設(shè)計(jì)自動(dòng)化，是匯集計(jì)算機(jī)應(yīng)用學(xué)、微電子學(xué)和電子系統(tǒng)科學(xué)最新成果的一系列電子系統(tǒng)設(shè)計(jì)軟件。EDA經(jīng)歷了三個(gè)發(fā)展階段：

◆

CAD(ComputerAidedDesign)階段(60年代中~80年代初)

◆

CAE(ComputerAidedEngineering)階段(80年代初~90年代)

◆

ESDA(ElectronicSystemDesignAutomation)階段(90年代初以來(lái)的高速發(fā)展的階段)7/26/2023數(shù)字系統(tǒng)EDA主要特征◆高層綜合(HLS)理論與方法取得進(jìn)展，推動(dòng)了行為級(jí)綜合優(yōu)化工具的完善與發(fā)展。

◆采用硬件描述語(yǔ)言來(lái)描述設(shè)計(jì)：形成了VHDL和VerilogHDL兩種標(biāo)準(zhǔn)硬件描述語(yǔ)言；采用C語(yǔ)言、MATLAB描述數(shù)字邏輯也已成為現(xiàn)實(shí)。

◆采用平面規(guī)劃(Floorplaning)技術(shù),對(duì)邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理。

◆可測(cè)性綜合設(shè)計(jì)。開(kāi)發(fā)了掃描輸入、BLST（內(nèi)建自測(cè)試）、邊界掃描等可測(cè)性設(shè)計(jì)(DFT)工具，并已集成到EDA系統(tǒng)中。7/26/2023

著名EDA公司7/26/2023第二節(jié)基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)7/26/20232.1可編程邏輯器件結(jié)構(gòu)基本PLD結(jié)構(gòu)輸入電路與陣列或陣列輸出電路輸入輸出輸入項(xiàng)乘積項(xiàng)或項(xiàng)7/26/2023PIACPLD結(jié)構(gòu)圖I/OControlBlockLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLAB7/26/2023...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFPGA結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列7/26/20237/26/2023

ISEFoundation

包含了業(yè)界用于可編程邏輯設(shè)計(jì)的最先進(jìn)的時(shí)序驅(qū)動(dòng)實(shí)現(xiàn)工具，以及設(shè)計(jì)輸入、綜合和驗(yàn)證功能。

2.1可編程邏輯器件開(kāi)發(fā)環(huán)境7/26/20231.3可編程邏輯器件開(kāi)發(fā)過(guò)程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入原理圖硬件描述語(yǔ)言設(shè)計(jì)綜合與實(shí)現(xiàn)優(yōu)化合并、映射布局、布線生成編程文件功能仿真時(shí)序仿真器件測(cè)試器件編程7/26/2023設(shè)計(jì)輸入路線圖1K-5K10-100K100K-1M1M-10M19911993201920192019201920192019EquationsSchematicsRTLBehavioralVHDL/VerilogIntellectualPropertyMATLABDSPBUilDERC-Code

SystemC1UsableGates(K)7/26/20231.4基于FPGA設(shè)計(jì)的特點(diǎn)◆PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法門級(jí)

板級(jí)

芯片級(jí)◆EDA技術(shù)極大地提高了設(shè)計(jì)效率設(shè)計(jì)輸入

設(shè)計(jì)綜合設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)驗(yàn)證

7/26/2023第三節(jié)IPCORE7/26/2023IP的定義

IP

(IntellectualProperty)是知識(shí)產(chǎn)權(quán)的簡(jiǎn)稱。IP定義為：經(jīng)過(guò)預(yù)先設(shè)計(jì)、預(yù)先驗(yàn)證，符合產(chǎn)業(yè)界普遍認(rèn)同的設(shè)計(jì)規(guī)范和設(shè)計(jì)標(biāo)準(zhǔn)，具有相對(duì)獨(dú)立功能的電路模塊；可重用于

SoC或復(fù)雜ASIC/FPGA設(shè)計(jì)中。在工業(yè)界，IP常被稱為SIP(SiliconIP)或VC(VirtualComponent)。在FPGA設(shè)計(jì)界，IP稱為IP核（IPCore），有硬核(hardcore）、軟核（softcore)之分.7/26/2023來(lái)源:IntelpublicpresentationsIP的地位——IC產(chǎn)業(yè)的三次分工7/26/2023工藝發(fā)展與設(shè)計(jì)效率之間的剪刀差

7/26/2023IP重用對(duì)設(shè)計(jì)生產(chǎn)率的提高IP模塊是設(shè)計(jì)重用的關(guān)鍵部分，是結(jié)束“設(shè)計(jì)間距”唯一有效的方法，如果沒(méi)有它，半導(dǎo)體生產(chǎn)商和OEM供應(yīng)商根本無(wú)法達(dá)到今天已經(jīng)達(dá)到的水平。7/26/2023IP標(biāo)準(zhǔn)化組織NameEstablishTimeRegionFunctionVSIA2019U.S.A制定IP規(guī)范、標(biāo)準(zhǔn)；發(fā)展支撐軟件VCX2019England提供IP發(fā)行標(biāo)準(zhǔn)和交易方法；為電子商務(wù)交易立法；提供數(shù)據(jù)庫(kù)安全系統(tǒng)D&R2019U.S.A提供檢索系統(tǒng)；支持查找和發(fā)展IP；基于因特網(wǎng)的IP管理系統(tǒng)OCP-IP2019U.S.A為面向“即插即用”的SOC設(shè)計(jì)提供一套完整的標(biāo)準(zhǔn)IP核插座接口協(xié)議7/26/2023Altera公司部分IPCoreMegaCore

FunctionVersionSupportsOpenCore?

PlusSOPCBuilderReadyDSPBuilderReady

PCICompiler:32-bitMaster/Target3.2.0

PCICompiler:64-bitMaster/Target3.2.0

8-bitHyperTransport?

BusInterface1.3.0

DDRSDRAMController2.2.0

FiniteImpulseResponseCompiler3.1.0

NumericallyControlledOscillatorCompiler2.2.0

FastFourierTransform(FFT/IFFT)2.1.0

ColorSpaceConverter2.2.0

Reed-SolomonCompiler,Decoder3.5.0

Reed-SolomonCompiler,Encoder3.5.0

TurboDecoder1.6.0

TurboEncoder1.6.0

ViterbiCompiler,ParallelDecoder4.1.0

ViterbiCompiler,SerialDecoder4.1.0

8B10BEncoder/Decoder1.5.0

Parallel&SerialRapidIO?

PhysicalLayer2.1.0

POS-PHYLevel2&3Compiler1.3.0

POS-PHYLevel42.2.1

SONET/SDHCompiler2.3.0

UTOPIALevel2Master2.3.0

UTOPIALevel2Slave2.4.0

7/26/2023第四節(jié)SOC與SOPC7/26/2023IC設(shè)計(jì)發(fā)展周期圖許氏循環(huán)揭示了集成電路產(chǎn)品沿著“通用”與“專用”波動(dòng)發(fā)展的規(guī)律；預(yù)測(cè)了繼SoC之后的下一代的產(chǎn)品將是一種通用器件：可重構(gòu)SoC——SOPC。SOPC7/26/2023系統(tǒng)芯片——SOCSoC（SystemonaChip）CPUDSPAnalogI/FROMPCB（SystemonaBoard）7/26/2023SOPC—SystemonaProgrammableChip7/26/2023SOPC的途徑7/26/2023SOPCBuilderSOPC

Builder庫(kù)中已有的組件：處理器

片內(nèi)處理器

片外處理器的接口IP外設(shè)

存儲(chǔ)器接口通用的微-外設(shè)通訊外設(shè)橋接口數(shù)字信號(hào)處理（DSP）IP硬件加速外設(shè)7/26/2023AlteraSOPC—NiosIIBuilderTMEBISRAM(SinglePort)SDRAMControllerDPRAMSDRAMInterfaceFlashInterfaceBridgeMasterPortSlavePortDual-PortRAMInterfaceARM-orMIPS-BasedProcessorPLLsPLDStripeInterconnectPortsCompletedSOPCArchitectureConfiguredIPCoresConfiguredSiliconFeatures(e.g.MemoryMapping)7/26/2023AlteraSOPC—NiosII實(shí)驗(yàn)板7/26/2023HardCopy——結(jié)構(gòu)化的ASIC7/26/2023嵌有IBMPowerPC處理器硬核MicroBlaze?的FPGA

7/26/2023第五節(jié)DSP的FPGA實(shí)現(xiàn)7/26/2023Xilinx:

多達(dá)444個(gè)18X18嵌入式乘法器豐富的DSP算法庫(kù)

MATLAB?/Simulink?、XilinxSystemGeneratorforDSPAltera:

FPGA的DSP特性7/26/2023AlteraFPGA上的DSP塊7/26/2023在AlteraFPGA上實(shí)現(xiàn)DSP7/26/2023DSPBuilder將與MATLAB、Simulink塊和Altera的IPMegaCore?功能塊組合在一起，從而把系統(tǒng)級(jí)的設(shè)計(jì)和DSP算法的實(shí)現(xiàn)連接在一起。DSPBuilder允許系統(tǒng)、算法、和硬件設(shè)計(jì)去共享一個(gè)通用的開(kāi)發(fā)平臺(tái)。

DSPBuilder7/26/2023AlteraDSP設(shè)計(jì)流程7/26/2023總結(jié)◆FPGA/CPLD成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主力載體◆嵌入式處理器、DSP功能塊的完善與開(kāi)發(fā)主導(dǎo)著當(dāng)前FPGA結(jié)構(gòu)的發(fā)展◆EDA軟件以IP核的設(shè)計(jì)及應(yīng)用為重要內(nèi)容◆現(xiàn)代數(shù)字系統(tǒng)的