第四章VHDL設(shè)計(jì)初步課件

第四章VHDL設(shè)計(jì)初步

概述

VHDL程序基本結(jié)構(gòu)

VHDL文本輸入設(shè)計(jì)的基本方法

VHDL程序設(shè)計(jì)舉例4.1VHDL概述4.1.1常用硬件描述語(yǔ)言簡(jiǎn)介常用硬件描述語(yǔ)言有VHDL、Verilog和ABEL語(yǔ)言。

(1)邏輯描述層次：在三個(gè)層次上進(jìn)行電路描述 由高到低依次為:行為級(jí)、RTL級(jí)和門(mén)電路級(jí)

VHDL語(yǔ)言:高級(jí)描述語(yǔ)言行為級(jí)和RTL級(jí)的描述，最適于描述電路的行為

Verilog語(yǔ)言和ABEL語(yǔ)言:較低級(jí)的描述語(yǔ)言

RTL級(jí)和門(mén)電路級(jí)的描述，最適于描述門(mén)級(jí)電路4.1VHDL概述(2)設(shè)計(jì)要求：

VHDL:

可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做的工作較少；

Verilog和ABEL:

需了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者需做大量的工作。4.1VHDL概述(3)綜合過(guò)程：任何一種語(yǔ)言源程序，最終都要轉(zhuǎn)換成門(mén)電路級(jí)才能被布線(xiàn)器或適配器所接受。

VHDL:

綜合通常要經(jīng)過(guò)行為級(jí)→RTL級(jí)→門(mén)電路級(jí)的轉(zhuǎn)化

VHDL幾乎不能直接控制門(mén)電路的生成。

Verilog和ABEL:

綜合過(guò)程相對(duì)簡(jiǎn)單，即經(jīng)過(guò)RTL級(jí)→門(mén)電路級(jí)的轉(zhuǎn)化易于控制電路資源。4.1VHDL概述(4)對(duì)綜合器的要求：

VHDL：層次較高，不易控制底層電路，因而對(duì)綜合器的性能要求較高；

Verilog和ABEL：對(duì)綜合器的性能要求較低。4.1VHDL概述4.1.2VHDL的特點(diǎn)VHDL主要用于描述：數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口VHDL的語(yǔ)言形式和描述風(fēng)格與句法：與一般的計(jì)算機(jī)高級(jí)語(yǔ)言類(lèi)似，但含有許多具有硬件特征的語(yǔ)句。4.1VHDL概述VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)將設(shè)計(jì)實(shí)體分成內(nèi)外兩部分一個(gè)設(shè)計(jì)實(shí)體，即一個(gè)工程設(shè)計(jì)可以是一個(gè)系統(tǒng)可以是一個(gè)電路模塊可以是一個(gè)元件

4.1VHDL概述VHDL的程序結(jié)構(gòu)特點(diǎn)設(shè)計(jì)實(shí)體具有兩部分內(nèi)容：

1.外部

可視部分，即端口

2.內(nèi)部不可視部分，即內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部接口后，一旦其內(nèi)部開(kāi)發(fā)完成，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。4.1VHDL概述應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力。

強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。

就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與優(yōu)化效率上略有差異。4.1VHDL概述VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)。在任何大系統(tǒng)的設(shè)計(jì)早期，能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性；隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。4.1VHDL概述VHDL描述設(shè)計(jì)可由EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)根據(jù)不同的實(shí)現(xiàn)芯片轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。

VHDL設(shè)計(jì)可突破門(mén)級(jí)設(shè)計(jì)的瓶頸，極大地減少電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低開(kāi)發(fā)成本。利用EDA工具的邏輯優(yōu)化功能，可以自動(dòng)把綜合后的設(shè)計(jì)變成更小、更高速的電路系統(tǒng)。設(shè)計(jì)者可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去更新修改VHDL設(shè)計(jì)描述，使之更加完善。4.1VHDL概述VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。

VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。

VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各種系列的CPLD、FPGA及各種門(mén)陣列器件。4.1VHDL概述VHDL設(shè)計(jì)的規(guī)模和結(jié)構(gòu)易調(diào)整。由于VHDL具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類(lèi)屬參量或函數(shù)，就能容易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。

4.1VHDL概述VHDL的生命周期長(zhǎng)VHDL的硬件描述與工藝無(wú)關(guān)，不會(huì)因工藝變化而使描述過(guò)時(shí)。與工藝有關(guān)的參數(shù)可通過(guò)VHDL提供的屬性加以描述，當(dāng)工藝改變時(shí)，只需修改程序中相應(yīng)的屬性參數(shù)即可。4.1VHDL概述4.1.3VHDL程序設(shè)計(jì)約定(1)語(yǔ)句結(jié)構(gòu)描述中方括號(hào)“[]”內(nèi)的內(nèi)容為可選內(nèi)容。(2)對(duì)于VHDL的編譯器和綜合器來(lái)說(shuō)，程序文字的大小寫(xiě)是不加區(qū)分的。書(shū)中關(guān)鍵詞用大寫(xiě)，用戶(hù)自定義名稱(chēng)用小寫(xiě)。(3)程序中的注釋使用雙橫線(xiàn)“--”。在VHDL程序的任何一行中，“--”后的文字都不參加編譯和綜合。(4)為了便于程序的閱讀與調(diào)試，書(shū)寫(xiě)和輸入程序時(shí)，使用層次縮進(jìn)格式，同一層次的對(duì)齊，低層次的較高層次的縮進(jìn)兩個(gè)字符。4.2VHDL程序的基本結(jié)構(gòu)4.2.11位半加器的VHDL描述a，二進(jìn)制輸入信號(hào)b，二進(jìn)制輸入信號(hào)s，輸出信號(hào)，相加和c，輸出信號(hào)，進(jìn)位輸入輸出abcs00000101100111101位半加器1位半加器邏輯原理圖1位半加器VHDL源程序LIBRARYIEEE；--IEEE庫(kù)的使用說(shuō)明USEIEEE.STD_LOGIC_1164.ALL；ENTITYh_adderIS--實(shí)體h_adder的說(shuō)明

PORT(a，b：INSTD_LOGIC；

c，s：OUTSTD_LOGIC)；ENDENTITYh_adder

；1位半加器

--實(shí)體h_adder的結(jié)構(gòu)體behav的說(shuō)明

ARCHITECTUREbehavOFh_adderISBEGINs<=(aORb)AND(aNANDb)；

c<=NOT(aNANDb)；

ENDARCHITECTUREbehav

；1位半加器說(shuō)明及分析1位半加器有一個(gè)設(shè)計(jì)實(shí)體h_adder

，包括：庫(kù)、程序包使用說(shuō)明，實(shí)體說(shuō)明和結(jié)構(gòu)體說(shuō)明實(shí)體h_adder及對(duì)應(yīng)的結(jié)構(gòu)體behav描述了一個(gè)半加器，由其結(jié)構(gòu)體的描述可知，其組成為：一個(gè)與非門(mén)、一個(gè)非門(mén)、一個(gè)或門(mén)和一個(gè)與門(mén)在VHDL中，邏輯關(guān)系“與非”、“非”、“或”和“與”分別由運(yùn)算符NAND、NOT、OR和AND表示。VHDL程序的基本結(jié)構(gòu)4.2.2VHDL程序的基本結(jié)構(gòu)庫(kù)、程序包使用說(shuō)明：打開(kāi)(調(diào)用)本設(shè)計(jì)實(shí)體將要用到的庫(kù)、程序包實(shí)體說(shuō)明：描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)，是可視部分結(jié)構(gòu)體說(shuō)明：描述設(shè)計(jì)實(shí)體內(nèi)部工作的邏輯關(guān)系，是不可視部分VHDL程序的基本結(jié)構(gòu)在一個(gè)實(shí)體中，可以含有一個(gè)或一個(gè)以上的結(jié)構(gòu)體。在每一個(gè)結(jié)構(gòu)體中，可以含有一個(gè)或多個(gè)進(jìn)程以及其他的語(yǔ)句。根據(jù)需要，實(shí)體可以有配置說(shuō)明語(yǔ)句。配置說(shuō)明語(yǔ)句主要用于以層次化的方式對(duì)特定的設(shè)計(jì)實(shí)體進(jìn)行元件例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體。VHDL程序設(shè)計(jì)基本結(jié)構(gòu)VHDL程序的基本結(jié)構(gòu)如何才算一個(gè)完整的VHDL程序(設(shè)計(jì)實(shí)體)，并沒(méi)有完全一致的結(jié)論，因?yàn)椴煌某绦蛟O(shè)計(jì)目的可以有不同的程序結(jié)構(gòu)。通常認(rèn)為，一個(gè)完整的設(shè)計(jì)實(shí)體的最低要求應(yīng)該能為VHDL綜合器所接受，并能作為一個(gè)獨(dú)立設(shè)計(jì)單元，即以元件的形式存在的VHDL程序。所謂的元件，既可以被高層次的系統(tǒng)所調(diào)用，成為該系統(tǒng)的一部分，也可以作為一個(gè)電路功能塊而獨(dú)立存在和獨(dú)立運(yùn)行。VHDL程序的基本結(jié)構(gòu)4.2.3實(shí)體(ENTITY)實(shí)體是一個(gè)設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元。實(shí)體的功能是對(duì)其設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述。實(shí)體規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳。實(shí)體是設(shè)計(jì)實(shí)體經(jīng)封裝后對(duì)外的一個(gè)通信界面。VHDL程序的基本結(jié)構(gòu)實(shí)體語(yǔ)句結(jié)構(gòu)實(shí)體說(shuō)明單元的常用結(jié)構(gòu)如下：

ENTITY實(shí)體名IS[GENERIC(類(lèi)屬表)；][PORT(端口表)；]ENDENTITY實(shí)體名；VHDL程序的基本結(jié)構(gòu)

ENTITYh_adderIS--實(shí)體h_adder的說(shuō)明

PORT(a，b：INSTD_LOGIC；

c，s：OUTSTD_LOGIC)；

ENDENTITYh_adder

；VHDL程序的基本結(jié)構(gòu)實(shí)體說(shuō)明單元必須以語(yǔ)句“ENTITY實(shí)體名IS”開(kāi)始，以語(yǔ)句“ENDENTITY實(shí)體名；”結(jié)束；實(shí)體名是設(shè)計(jì)者對(duì)設(shè)計(jì)實(shí)體的命名，可在其他設(shè)計(jì)實(shí)體對(duì)該設(shè)計(jì)實(shí)體進(jìn)行調(diào)用時(shí)作為元件標(biāo)識(shí)。中間部分方括號(hào)內(nèi)的語(yǔ)句描述，是可選的內(nèi)容，在特定的情況下可以不予選擇。VHDL程序的基本結(jié)構(gòu)類(lèi)屬（GENERIC）說(shuō)明語(yǔ)句類(lèi)屬(GENERIC)參量是一種端口界面常數(shù)，常以一種說(shuō)明的形式放在實(shí)體或塊結(jié)構(gòu)體前的說(shuō)明部分。類(lèi)屬為所說(shuō)明的環(huán)境提供了一種靜態(tài)信息通道，其值可以由設(shè)計(jì)實(shí)體外部提供。設(shè)計(jì)者可以從實(shí)體外面通過(guò)類(lèi)屬參量的重新設(shè)定而容易地改變一個(gè)設(shè)計(jì)實(shí)體或一個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。VHDL程序的基本結(jié)構(gòu)類(lèi)屬說(shuō)明的一般格式

GENERIC(常數(shù)名：數(shù)據(jù)類(lèi)型[：設(shè)定值]；常數(shù)名：數(shù)據(jù)類(lèi)型[：設(shè)定值])；類(lèi)屬參量表說(shuō)明用于確定設(shè)計(jì)實(shí)體和其外部環(huán)境通信的參數(shù)，傳遞時(shí)間參數(shù)或總線(xiàn)寬度等靜態(tài)的信息。類(lèi)屬說(shuō)明在所定義的環(huán)境中十分接近常數(shù)，但卻能從環(huán)境(如設(shè)計(jì)實(shí)體)外部動(dòng)態(tài)地接受賦值，其行為又有點(diǎn)類(lèi)似于端口PORT。通常，將類(lèi)屬說(shuō)明放在實(shí)體說(shuō)明單元中，且放在端口說(shuō)明語(yǔ)句的前面。比較常見(jiàn)的情況是選用類(lèi)屬來(lái)動(dòng)態(tài)規(guī)定一個(gè)實(shí)體端口的大小，或設(shè)計(jì)實(shí)體的物理特性，或結(jié)構(gòu)體中的總線(xiàn)寬度，或設(shè)計(jì)實(shí)體中、底層中同種元件的例化數(shù)量等。VHDL程序的基本結(jié)構(gòu)

ENTITYmckIS

GENERIC(width：INTEGER:=16)；

PORT(add_bus：OUTSTD_LOGIC_VECTOR(width-1DOWNTO0))；

ENDENTITYmck;GENERIC語(yǔ)句對(duì)實(shí)體mck的地址總線(xiàn)端口add_bus的數(shù)據(jù)寬度作了定義，即定義add_bus為一個(gè)16位的位矢量。VHDL程序的基本結(jié)構(gòu)PORT端口說(shuō)明由PORT引導(dǎo)的端口說(shuō)明語(yǔ)句是對(duì)于一個(gè)設(shè)計(jì)實(shí)體界面的說(shuō)明。實(shí)體端口說(shuō)明的一般書(shū)寫(xiě)格式如下：

PORT(端口名：端口模式數(shù)據(jù)類(lèi)型；端口名：端口模式數(shù)據(jù)類(lèi)型)；VHDL程序的基本結(jié)構(gòu)端口名是設(shè)計(jì)者為實(shí)體的每一個(gè)對(duì)外通道所取的名字；端口模式是指這些通道上的數(shù)據(jù)流動(dòng)方式，如輸入或輸出等；數(shù)據(jù)類(lèi)型是指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式;VHDL對(duì)語(yǔ)句中的所有操作數(shù)的數(shù)據(jù)類(lèi)型都有嚴(yán)格的規(guī)定。端口模式說(shuō)明VHDL程序的基本結(jié)構(gòu)IN相當(dāng)于只可輸入的引腳；OUT相當(dāng)于只可輸出的引腳；BUFFER相當(dāng)于帶輸出緩沖器并可以回讀的引腳；而INOUT相當(dāng)于雙向引腳(即BIDIR引腳)。VHDL程序的基本結(jié)構(gòu)端口描述中的數(shù)據(jù)類(lèi)型主要有兩類(lèi)：位(BIT)和位矢量(BIT_VECTOR)BIT數(shù)據(jù)類(lèi)型，信號(hào)值是一個(gè)1位的邏輯值，取值只能是‘0’或‘1’；BIT_VECTOR數(shù)據(jù)類(lèi)型，信號(hào)值是一組二進(jìn)制數(shù)，如“00001111”。VHDL程序的基本結(jié)構(gòu)4.2.4結(jié)構(gòu)體(ARCHITECTURE)結(jié)構(gòu)體是用于描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)以及實(shí)體端口間的邏輯關(guān)系。一個(gè)完整的結(jié)構(gòu)體由兩個(gè)基本層次組成：（1）對(duì)數(shù)據(jù)類(lèi)型、常數(shù)、信號(hào)、子程序和元件等元素的說(shuō)明部分。（2）描述實(shí)體邏輯行為的，以各種不同的描述風(fēng)格表達(dá)的功能描述語(yǔ)句。VHDL程序的基本結(jié)構(gòu)結(jié)構(gòu)體的一般語(yǔ)句格式

ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS[說(shuō)明語(yǔ)句]BEGIN[功能描述語(yǔ)句]ENDARCHITECTURE結(jié)構(gòu)體名；實(shí)體名必須是所在設(shè)計(jì)實(shí)體的名字，而結(jié)構(gòu)體名可以由設(shè)計(jì)者自己選擇，但當(dāng)一個(gè)實(shí)體具有多個(gè)結(jié)構(gòu)體時(shí)，結(jié)構(gòu)體的取名不可重復(fù)。VHDL程序的基本結(jié)構(gòu)結(jié)構(gòu)體說(shuō)明語(yǔ)句對(duì)結(jié)構(gòu)體的功能描述語(yǔ)句中一些元素進(jìn)行說(shuō)明信號(hào)(SIGNAL)、數(shù)據(jù)類(lèi)型(TYPE)

常數(shù)(CONSTANT)、元件(COMPONENT)

函數(shù)(FUNCTION)和過(guò)程(PROCEDURE)在一個(gè)結(jié)構(gòu)體中說(shuō)明和定義的數(shù)據(jù)類(lèi)型、常數(shù)、元件、函數(shù)和過(guò)程只能用于這個(gè)結(jié)構(gòu)體中，若希望其能用于其他的實(shí)體或結(jié)構(gòu)體中，則需要將其作為程序包來(lái)處理。

LIBRARYIEEE；--IEEE庫(kù)的使用說(shuō)明

USEIEEE.STD_LOGIC_1164.ALL；VHDL程序的基本結(jié)構(gòu)功能描述語(yǔ)句結(jié)構(gòu)功能描述語(yǔ)句結(jié)構(gòu)可以含有五種不同類(lèi)型的語(yǔ)句結(jié)構(gòu)，以并行方式工作。在每一語(yǔ)句結(jié)構(gòu)的內(nèi)部可能含有并行運(yùn)行或順序運(yùn)行的邏輯描述語(yǔ)句。VHDL程序的基本結(jié)構(gòu)各語(yǔ)句結(jié)構(gòu)的基本組成和功能分別是：

(1)塊語(yǔ)句：一系列并行執(zhí)行語(yǔ)句構(gòu)成的組合體。

(2)進(jìn)程語(yǔ)句：定義順序語(yǔ)句模塊，用以將從外部獲得的信號(hào)值，或內(nèi)部的運(yùn)算數(shù)據(jù)向其他的信號(hào)進(jìn)行賦值。

(3)信號(hào)賦值語(yǔ)句：將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值。

(4)子程序調(diào)用語(yǔ)句：調(diào)用一個(gè)已設(shè)計(jì)好的子程序。

(5)元件例化語(yǔ)句：對(duì)其他的設(shè)計(jì)實(shí)體作元件調(diào)用說(shuō)明，并將此元件的端口與其他的元件、信號(hào)或高層次實(shí)體的界面端口進(jìn)行連接。

例設(shè)計(jì)一個(gè)2選1多路通道程序包實(shí)體結(jié)構(gòu)體信號(hào)傳輸符號(hào)條件賦值語(yǔ)句賦值條件按先后順序進(jìn)行判斷；

<=兩邊數(shù)據(jù)類(lèi)型必須相同；基本邏輯操作符

ANDORNANDNORXORXNORNOT

邏輯操作的數(shù)據(jù)類(lèi)型：

BIT、BOOLEAN、STD_LOGICVHDL程序的基本結(jié)構(gòu)例:四舍五入判別LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYd_4s5rIS

PORT(a,b,c,d:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYd_4s5r;ARCHITECTUREbehavOFd_4s5rISBEGINy<=(aANDNOT(b)ANDNOT(c))OR (NOT(a)ANDbANDc)OR(NOT(a)ANDbANDNOT(c)ANDd);ENDARCHITECTUREbehav;例:四舍五入判別例:開(kāi)關(guān)控制電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYswitchIS

PORT(a,b,c,d:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYswitch;ARCHITECTUREbehavOFswitchISBEGINy<=(NOT(a)ANDNOT(b)AND(cXORd))OR((aXORb)ANDNOT(c)ANDNOT(d));ENDARCHITECTUREbehav;例:開(kāi)關(guān)控制電路例:3-8譯碼器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoderIS

PORT(a,b,c:INSTD_LOGIC;d:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYdecoder;例:3-8譯碼器ARCHITECTUREbehavOFdecoderISBEGINd(0)<=NOT(a)ANDNOT(b)ANDNOT(c);d(1)<=aANDNOT(b)ANDNOT(c);d(2)<=NOT(a)ANDbANDNOT(c);d(3)<=aANDbANDNOT(c);d(4)<=NOT(a)ANDNOT(b)ANDc;d(5)<=aANDNOT(b)ANDc;d(6)<=NOT(a)ANDbANDc;d(7)<=aANDbANDc;ENDARCHITECTUREbehav;描述方式1并行賦值語(yǔ)句ARCHITECTUREbehavOFdecoderISSIGNALs:STD_LOGIC_VECTOR(2DOWNTO0);BEGINs<=a&b&c；--&為連位符，可將’0’、‘1’、‘0’連成"010"；

d<="10000000"WHENs="000"ELSE"01000000"WHENs="001"ELSE"00100000"WHENs="010"ELSE"00010000"WHENs="011"ELSE"00001000"WHENs="100"ELSE"00000100"WHENs="101"ELSE"00000010"WHENs="110"ELSE"00000001";ENDARCHITECTUREbehav;描述方式2條件賦值語(yǔ)句信號(hào)定義ARCHITECTUREbehavOFdecoderISSIGNALs:STD_LOGIC_VECTOR(2DOWNTO0);BEGINs<=a&b&c；

PROCESS(s)BEGINIFs="000"THENd<="10000000";ELSIFs="001"THENd<="01000000";ELSIFs="010"THENd<="00100000";ELSIFs="011"THENd<="00010000";描述方式3

ELSIFs="100"THENd<="00001000";ELSIFs="101"THENd<="00000100";