靜態(tài)存儲(chǔ)器的介紹

專業(yè)專業(yè).專注Slidel.SRAM的全稱是staticrandomaccessmemory,它是一種最常用的memory,核心部分是兩個(gè)cross-coulpedinverter組成的bi-stablelatchingcircuit,通常稱為flip-flop的電路。SRAMstatic的特性主要是它不需要像DRAM那樣定期對(duì)存儲(chǔ)的數(shù)據(jù)進(jìn)行刷新,只要Vdd不掉電,數(shù)據(jù)就可以穩(wěn)定存儲(chǔ)。SRAM最主要的應(yīng)用就是緩存,緩存的作用是在CPU和內(nèi)存之間進(jìn)行數(shù)據(jù)緩沖。像智能手機(jī)這樣的一些高端電子產(chǎn)品,SRAM是必不可少的。SRAM之所以可以做緩存是因?yàn)樗幸粋€(gè)最為重要的優(yōu)點(diǎn)：speed,SRAM的讀寫頻率可以到幾個(gè)GigaHz,比DRAM至少快一個(gè)order。SRAM最大的劣勢(shì)在于density比較低,用的最多的SRAM是所謂的6TtraditionalSRAM,1個(gè)bitcell有六個(gè)MOSFET組成,與SRAM對(duì)應(yīng)的DRAM只需要一個(gè)MOSFET加一個(gè)capacitor。bitcell占用面積大導(dǎo)致desity低density低造成cost高,具體表現(xiàn)是同樣容量的緩存會(huì)比內(nèi)存條造價(jià)高很多。Slide2.這是一個(gè)目前典型的memory架構(gòu),CPU+3級(jí)緩存再加內(nèi)存條,其中一級(jí)緩存經(jīng)常用8TdualportSRAM,可以用兩個(gè)port同時(shí)讀寫,速度最高,集成度也最低,三級(jí)緩存會(huì)用high-densitydesign的SRAM,集成度最高,速度最低。從下面這幅實(shí)物圖可以清楚看到multi-core和三級(jí)緩存做在一起,standalone的SRAM已經(jīng)很少看到,一些低端的電子產(chǎn)品在介紹CPU性能參數(shù)的時(shí)候不會(huì)把緩存的信息單獨(dú)列出來(lái),但是對(duì)于像智能手機(jī)這樣高端的電子產(chǎn)品,緩存的容量和工作頻率絕對(duì)是一個(gè)重要的性能指標(biāo)。下面這張圖根據(jù)價(jià)格和讀寫速度對(duì)memory進(jìn)行一個(gè)排列,硬盤速度最低,價(jià)格最便宜,內(nèi)存條其次,緩存速度最高,造價(jià)也最高。接下來(lái)這張圖是SRAM發(fā)展的roadmap,綠線對(duì)應(yīng)左邊的縱坐標(biāo),表示SRAMdensity的變化情況,每往前推進(jìn)一個(gè)generation,desity翻倍,紅點(diǎn)對(duì)應(yīng)右邊的縱坐標(biāo),表示SRAM工作頻率的變化情況,每推進(jìn)一個(gè)generation,speed提升15%.最新的一些信息顯示Intel基于22nmtri-gatefinfet工藝的SRAM,工作頻率最高可以達(dá)到4.6GHz。最后看一下我們公司SRAM的一個(gè)大概的情況,已經(jīng)進(jìn)入量產(chǎn)的基于40nmlow-leakageprocess用于highdensityapplication的面積最小的bitcell是0.242平方微米,desity是4Mb/平方毫米,這個(gè)數(shù)值很容易算，你拿一個(gè)平方毫米除以一個(gè)bitcell的面積就得到了density,我們公司像客戶提供32MegaSRAMproduct,同時(shí)guranteenaturalyield在90%以上,所謂的naturalyield是指在不加redundancy的情況下看到的yield,我們foundry向customer提供的都是naturalyield.什么是redundancy我稍后會(huì)講。28127bitcelldesigntarget暫時(shí)定的是128mega,但是困難很大,目前28PS127還沒(méi)有yield。28PS155的64MSRAMarrayyield大概在10%到20%。28HKMG情況更糟,127和155在nominalvdd下都沒(méi)有看到y(tǒng)ield。Slide3.這是最常用的6T-SRAM的基本電路圖,1個(gè)bitcell由六個(gè)transistor組成,四個(gè)NMOS和兩個(gè)PMOS。這個(gè)電路圖的連接關(guān)系似乎有點(diǎn)亂，我們看一下簡(jiǎn)化的電路圖，SRAM的核心部分是兩個(gè)cross-coupledinverter組成一個(gè)正反饋回路，可以保證SRAM有兩個(gè)穩(wěn)定的存儲(chǔ)狀態(tài)“0”和“1”，電荷存儲(chǔ)在n1和n2兩個(gè)storagenode里面,n1和n2的電容主要是寄生電容和耦合電容，所以SRAM和DRAM從大的方面來(lái)說(shuō)屬于，與此相對(duì)應(yīng)的是非易失性存儲(chǔ)器,最典型的是flash,flash有專門的電荷存儲(chǔ)介質(zhì)—floatinggate,電荷被寫入之后,即使vdd掉電,電荷也可以被保存很長(zhǎng)時(shí)間,通常是十年甚至更久。除了主體部分的兩個(gè)inverter還有兩個(gè)passgate主要用于控制數(shù)據(jù)讀寫。slide4.這幅圖是SRAMarray的layout,每一個(gè)黃色的框框代表一個(gè)bitcell,整個(gè)SRAMarray就是這些bitcell的高度重復(fù),我們把SRAMarray里面具有數(shù)據(jù)存儲(chǔ)以及讀寫功能的最小重復(fù)單元稱為bitcell.需要特別指出的是,嚴(yán)格意義上來(lái)講,只要array里面有一個(gè)biecell不能function,這個(gè)SRAMarray就廢掉了,到了32nm之后,processvariation越來(lái)越大導(dǎo)致bitcellfail的幾率越來(lái)越高,同時(shí)arrayvolume也越做越大,最終導(dǎo)致整個(gè)SRAMarrayyield很低,在這種情況下怎么提升yield?答案是加redundancy,具體來(lái)講就是在array邊上額外放上幾行或者幾列SRAM,如果ARRAY里面有bitcellfail的情況出現(xiàn)，通過(guò)相應(yīng)的尋址操作找出fail那個(gè)bitcell所在的那一行或者那一列,用額外加的這些SRAM將其替換掉,額外加入的那些SRAMbitcell就是redundancy。Redundancy說(shuō)白了就是在那cost換取yield,是在processvariation越來(lái)越大的情況不得以采取的應(yīng)對(duì)措施，在design的時(shí)候要不要加redundancy要由customer來(lái)決定。把SRAM一個(gè)bitcell放大之后就是下面這幅圖，請(qǐng)大家注意bitcelllayout的一個(gè)特點(diǎn)：中心對(duì)稱。這是SRAM對(duì)mismatch非常敏感的一個(gè)重要原因。后面這張圖是SRAM的SEM照片。前面有提到過(guò),SRAM最大的劣勢(shì)是bitcell占用面積大,為了盡可能省面積,SRAM經(jīng)常選用logic里面接近甚至超越minimumrule的device,這是SRAMmismatch很嚴(yán)重的最重要原因。最后這張表列出了40ll242bitcelldevice的width和length,可以明顯看出,PDwidth最大,PG其次,PU最小,為什么是這樣的一種排序,在cellratio那一部分會(huì)講到。Slide5.這是SRAM一個(gè)block的示意圖,SRAMarray做得很大比如128mega的時(shí)候需要很多block。SRAM要能夠?qū)崿F(xiàn)數(shù)據(jù)讀寫功能,除了array主體部分之外,還需要相應(yīng)的pheriphery就是控制電路，包括用于行選列選的pre-coder/decorder，用于read的SA,用于write的writedriver,以及用于數(shù)據(jù)輸入輸出的I/O和bufferSlide5.對(duì)于隨著技術(shù)不斷往前推進(jìn),電子產(chǎn)品性能飛速提高,同時(shí)功耗也越來(lái)越大,對(duì)于memory而言,它可以占到整個(gè)SOC總功耗的一半以上。相比較而言,待機(jī)功耗會(huì)更重要，因?yàn)殡娮赢a(chǎn)品大部分時(shí)間還是處于standby狀態(tài)。那總功耗可以分為兩個(gè)大的部分:static和dynamic,也可以稱為standby和active。Staticpower與leakage和待機(jī)電壓成正比,dynamic這部分與loadcapacitanee工作頻率以及工作電壓有關(guān)。降低功耗的最簡(jiǎn)單辦法就是降低電壓，SRAM有一些特殊稱謂，SRAMtotalleakage稱為standbycurrent,最小待機(jī)電壓稱為DRV,最小工作電壓稱為Vccmin。制約整個(gè)SOC的Vccmin不能很低的原因很多時(shí)候就是SRAM的Vccmin降不下來(lái)，是什么東西在制約SRAM的Vccmin,我在mismatchmodel那里向大家解釋。Slide6.下面我們來(lái)看SRAM最簡(jiǎn)單的一個(gè)狀態(tài)：standby,也成為hold或者retention。在standby的是時(shí)候,WL接低電位,這樣PG就關(guān)掉了，保證bitcell不與外界發(fā)生數(shù)據(jù)交換,同時(shí)prechargebitline和bitlinebar到高電位,為數(shù)據(jù)讀取做準(zhǔn)備。下面引入SRAM最最重要的一條曲線：butterflycurve。它對(duì)于SRAM的重要性到了一種怎么樣的程度呢？如果你去查閱一些關(guān)于SRAM的paper,只要有需要比較SRAM性能的地方基本都會(huì)把butterflycurveshow出來(lái),所以理解butterflycurve是SRAM的關(guān)鍵所在。Standby狀況下的butterflycurve是最簡(jiǎn)單的，應(yīng)為我不需要考慮PG的影響，它就是兩個(gè)cross-coupledinverter對(duì)應(yīng)的voltagetransfercurve,簡(jiǎn)稱VTC,它是inverter最基本的特性。之所以稱為butterflycurve是因?yàn)樗芟窈岚?。我們最關(guān)心的是embedded在butterflycurve里面的兩個(gè)square,在理想情況下,也就是不考慮mismatch的時(shí)候,這兩個(gè)square完全相同,整個(gè)butterflycurve關(guān)于y二x對(duì)稱,我們把內(nèi)嵌最大的square對(duì)應(yīng)的邊長(zhǎng)稱為staticnoisemargin,這是SRAM最重要的一個(gè)概念。Holdstaticnoisemargin可以用來(lái)表征SRAM在standby情況下的穩(wěn)定性,這個(gè)值越大,表明SRAM待機(jī)狀態(tài)越穩(wěn)定,這個(gè)值的大小有什么決定？引入SRAM第一個(gè)ratio:alpharatio,PU與PDidsat的比值，與PG無(wú)關(guān)，因?yàn)镻G是關(guān)掉的，這個(gè)比值越大，holdmargin越大。Butterflycurve一般有三個(gè)交點(diǎn),左上和右下的交點(diǎn)分別對(duì)應(yīng)SRAM"0”和“1”兩個(gè)穩(wěn)定的存儲(chǔ)狀態(tài),中間的交點(diǎn)是準(zhǔn)穩(wěn)態(tài),只存在于理論上,處于這種狀態(tài)的SRAM很不穩(wěn)定,稍微有一些noise,就會(huì)向兩外兩個(gè)穩(wěn)態(tài)演化。Slide7.借助holdbutterflycurve引入SRAMDRV的概念,DRV是指在保證數(shù)據(jù)正常存儲(chǔ)的前提下最小的待機(jī)電壓。我們當(dāng)然希望DRV越小越好。我們看一下理想情況下也就是不考慮mismatch時(shí)候的DRV,當(dāng)vdd變小的時(shí)候，內(nèi)嵌的那個(gè)square也跟著變小，當(dāng)vdd小到一定成的的時(shí)候,這兩條VTC相切,這是臨界點(diǎn),Vdd再小一點(diǎn)點(diǎn),兩條VTC就沒(méi)有交點(diǎn)了，穩(wěn)態(tài)點(diǎn)不存在了，換句話說(shuō)就是datahold不住了，那存儲(chǔ)的信息就會(huì)丟失，standbyfail.Slide8這是我拿model實(shí)際仿真的結(jié)果,vdd減小,holdmargin跟著減小,到0.06v的時(shí)候降為0,我把這幅圖單獨(dú)摘出來(lái)，這是理想情況不考慮mismatch,DRV大概是0.06V,考慮mismatch的話,DRV會(huì)大很多。這是65LLULP525實(shí)測(cè)的DRV分布情況,里面包含了mismatch,要保證測(cè)到的所有bitcell都能夠正常存儲(chǔ)數(shù)據(jù)，DRV大概是0.7v。從這里大致可以看出mismatch的作用有多么大。Slide9前面講的DRV是從電壓角度衡量待機(jī)功耗,另外還可以從電流的角度去看,也就是standbycurrent。待機(jī)條件下，WL關(guān)掉，BL和BLBprecharge到高電位，standbycurrent定義為從Vdd流到Vss端總的leakagecurrent,包含了6個(gè)transistor全部的leakage,根據(jù)電流守恒，vdd和vss兩端的電流相等。這是65nm的一個(gè)leakagepath示意圖,每個(gè)generation都可能不一樣,所以僅僅可以參考。減小standbycurrent是降低待機(jī)功耗的一個(gè)有效途徑，加合理的bodybias可以有效抑制leakage。Slide10.下面要講的是SRAM最重要的一個(gè)操作：read.我以read”0”為例。在讀取操作之前先進(jìn)行precharge保證兩根bitline上電壓完全相等。然后關(guān)掉precharge電路,打開WL,這時(shí)候PG開啟,同時(shí)n2節(jié)點(diǎn)是高電位,PD也開啟,PD和PG組成通路,有電流流過(guò),這個(gè)電流稱為Iread或者Icell。另外,PD和PG組成的通路進(jìn)行分壓,結(jié)果是導(dǎo)致n1節(jié)點(diǎn)的電位被拉高到某一個(gè)邏輯低電位，大約是0.1-0.2V,這稱為readdisturbe，一旦這個(gè)值接近或者超過(guò)PD2的閾值電壓,PD2就會(huì)開啟,把n2節(jié)點(diǎn)電位往下拉,并通過(guò)正反饋回路,把n1節(jié)點(diǎn)電位進(jìn)一步拉高,最后導(dǎo)致存儲(chǔ)狀態(tài)發(fā)生改變,我們成為bitcellflip,一個(gè)讀取操作造成bitcell狀態(tài)發(fā)生變化,這是不允許的。在n1節(jié)點(diǎn)電壓被上拉的同時(shí),BL電位被拉下來(lái),把BL和BLB電壓送到SA,通過(guò)比較就可以判定bitcell存儲(chǔ)狀態(tài)。這就是read操作的工作原理。Iread之所以重要,是因?yàn)椴豢紤]SA判斷時(shí)間的時(shí)候,readtime有一個(gè)簡(jiǎn)單的表達(dá)式，readtime跟BL上的capacitanee成正比,跟Iread成反比,我前邊有提過(guò),SRAM最大的優(yōu)勢(shì)是速度快,所以要實(shí)現(xiàn)快速讀取數(shù)據(jù),Iread就要足夠大,同時(shí)BLcapacitanee足夠小,我們可以簡(jiǎn)單估算一下readtime的量級(jí),BLcapacitanee大概是0點(diǎn)幾個(gè)fF,量級(jí)是10的負(fù)十六次方,BL上的電壓降大概是0點(diǎn)幾伏,分子量級(jí)是十的負(fù)十七次方，Iread大概是幾十微安，分母量級(jí)是十的負(fù)五次方，最后得到readtime大概是picosecond。實(shí)際要考慮worstcase,同時(shí)加入SA耗費(fèi)的時(shí)間,最后這個(gè)值大概是幾百ps,到一個(gè)納秒,取倒數(shù)對(duì)應(yīng)的頻率是1到幾個(gè)GigaHz,DRAM通常是幾十到幾百megaHz。所以SRAM比DRAM速度快很多。Slidell.那么如何衡量,bitcell在讀操作中的穩(wěn)定性？還是要看butterflycurve。在讀操作的過(guò)程中，WL是高電位，PG是開啟的，我們看左邊inverter對(duì)應(yīng)的VTC，就是藍(lán)色實(shí)線，當(dāng)n2輸入低電位的時(shí)候，n1輸出高電位，PD關(guān)閉，PGsource-drain等電位，對(duì)inverter基本沒(méi)有影響,當(dāng)n2輸入高電位的時(shí)候,就會(huì)有readdisturbe,導(dǎo)致readbutterflycurve對(duì)應(yīng)的邏輯低電位會(huì)被拉高到0.1v附近,同時(shí)square變小。把hold和readbutterflycurve放在一起就很容易看到這種變化，readmargin比holdmagin小很多，所以read是6T-SRAM的worstcase。如果RSNM過(guò)小,bitcell就有flip的危險(xiǎn)。Slidell.readmargin的大小是由什么決定的呢？我們引入SRAM的第二個(gè)ratio:betaratio。在讀操作的時(shí)候，最主要的影響來(lái)自與PD和PG,PD越stronge,PG越weak,n1節(jié)點(diǎn)的電位就越不容易被拉高,betaratio定義為PD和PGIdsat的比值,我們可以看到,增大betaratio可以減小readdisturb,有效增大readmargin提高bitcell在read過(guò)程中抗干擾的能力。Slide12.下面介紹SRAM的最后一個(gè)操作：寫操作。我以寫“1”為例。Bitcell初始狀態(tài)是”0”,將bitline還是precharge的高電位狀態(tài)，將bitlinebar拉低到ground,同時(shí)打開wordline,n1是低電位,PL2開啟，與PG2組成通路,PG2—端接低電位,將n2節(jié)點(diǎn)下拉,n2節(jié)點(diǎn)電位拉低通過(guò)正反饋回路將n1節(jié)點(diǎn)電位拉高,最終實(shí)現(xiàn)寫'1'操作.。Slide13那么如何判定一個(gè)bitcell寫入的能力呢？還是butterflycurve.左邊inverter再寫入過(guò)程中電壓配置和read時(shí)候完全一樣，因此輸出一條正常的VTC,但是右邊的這個(gè)inverter加上PG2情況就不一樣了,應(yīng)為blb接地,不再接Vdd,這時(shí)候當(dāng)n1輸入低電位的時(shí)候,通過(guò)PU和PG組成的通路很快將輸出端n2電位拉低,也就是n1出入低電位的時(shí)候，n2不在輸出高點(diǎn)為，而是輸出了一個(gè)接近低電位的電壓。這兩條VTC組成了SRAM的writebutterflycurve。Slide13我們同樣可以用writemargin來(lái)衡量一個(gè)bitcell寫入的能力，那么writemargin的大??？我們引入SRAM第三個(gè)ratio:gammaratio,我們可以看到,在寫操作的時(shí)候，起主要作用的是PU和PG，因此gammaratio定義為PG與PUidsat之比，PG越strong,PU越weak,越容易通過(guò)bitlinebar將n2節(jié)點(diǎn)電位下拉,writemargin越大,寫入越容易。Slide13前面介紹了SRAM的三個(gè)ratio,分別用來(lái)表征SRAMholdstability,readstability以及writeability，我們希望這三個(gè)ratio都越大越好，很可惜，如果你把這三個(gè)ratio乘在一起就會(huì)發(fā)現(xiàn)結(jié)果是1,這說(shuō)明這三者之間有trade-off其中兩個(gè)變大,另外一個(gè)一定變小。在實(shí)際應(yīng)用的時(shí)候betaratio是第一位要考慮的，gammaratio其次。為了是betaratio大于1，PD的width會(huì)比PG大，為了是gammaratio盡可能大，PGwidth比PU大很多。這就解釋了前邊提到過(guò)的三顆devicewidth的排列關(guān)系，同時(shí)也可以說(shuō)明，為什么SRAMlayout尺寸變化很小，一般就是變化幾到十幾納米，因?yàn)?，你懂其中任何一顆device都會(huì)有sideeffeC比如你把PGAA變小，PGidsat就變小，betarati就會(huì)變大，但同時(shí)gammaratio就會(huì)變小，bitcel寫入能力變差，最后readfai表少，但writefail變差。Slidel4最后看一下SRAM會(huì)有哪些failurenode。read有兩種fai機(jī)制，第一，iread太小，導(dǎo)致readspeed太慢，甚至根本讀不出來(lái)，第二，RSNM過(guò)小，導(dǎo)致讀的過(guò)程中bitcel存儲(chǔ)狀態(tài)發(fā)生反轉(zhuǎn)。Write有一種fai，就是因?yàn)閣ritemargin過(guò)小，導(dǎo)致在一定時(shí)間內(nèi)寫不進(jìn)去，具體表現(xiàn)就是寫入前后狀態(tài)一樣。隨著將來(lái)工作頻率越來(lái)越高，對(duì)于write的挑戰(zhàn)越來(lái)越大，因?yàn)閏ycletime很短，差不多就是幾百個(gè)ps,在這么短的時(shí)間內(nèi)要把數(shù)據(jù)順利寫入困難蠻大的。另外提一下，standbycurrent—般不作為判斷bitcel能否正常工作的標(biāo)準(zhǔn)，array里面某些bitcellstandbycurrent大，不會(huì)導(dǎo)致bitcel不能工作，但整個(gè)array的totalleakage不能超出一定的范圍。Slide15在將SRAMmodel之前有必要把processvariati進(jìn)行簡(jiǎn)單分類。從processcontrol的角度可以把processvariatic分為兩大類：systemati和random。Systematic又可以分為兩類，layoutdependent和globalSRAM不需要考慮layoutdependent，比如LPE/WPE/LOD，因?yàn)镾RAM的layout基本是固定的。Global主要是在生產(chǎn)過(guò)程中的non-uniformity造成的，比如在退火過(guò)程中，wafer可能會(huì)由于受熱不均勻產(chǎn)生溫度梯度，表現(xiàn)為從wafer中心到邊緣位置電學(xué)特性有特定的分布規(guī)律。Randomvariation就是指mismatch,指的是同一個(gè)die里面離得很近的兩個(gè)device之間的差異。之所以要強(qiáng)調(diào)離的很近主要是因?yàn)殡x得比較遠(yuǎn)的兩個(gè)device會(huì)包含由于空間位置不同造成的差異，而這部分差異屬于globalvariation的范疇。Mismatch里面占主導(dǎo)地位的是RDF，可以占到60%以上。業(yè)界比較認(rèn)可的能夠準(zhǔn)確量測(cè)processvariation的是addressable的DMA,因?yàn)镈MA有個(gè)重大的優(yōu)勢(shì)，samplesize比較大。只有samplesize比較大的情況下萃取出的processvariation才比較可靠。Slide15這幅圖是semitronix在40上面評(píng)估的結(jié)果,當(dāng)samplesize比較小的時(shí)候,得到的processvariation會(huì)有fluctuation,只有當(dāng)samplesize比較大,接近1000個(gè)的時(shí)候得到的數(shù)值才趨于平穩(wěn)，比較可信。Slide16造成mismatch的因素很多，這里只列舉幾個(gè)最重要的。請(qǐng)大家注意由于RDF造成的Vtvariation的公式,sigmaVt與面積開平方成反比,這是mismatch的一個(gè)重要特征，除了RDF之外，還有LER，主要是patten的時(shí)候造成的，以及oxidethickness的fluctuation。Slide17從hierachy的角度可以把processvariation分為ltl,wtw和wiw三組,wiw再往下分,可以包括dtd和within-die,最后一級(jí)就是mismatch,globalvariation的方差是這三級(jí)方差之和，localmismatch是各種機(jī)制產(chǎn)生的variation對(duì)應(yīng)的方差之和，因?yàn)楦鞣N機(jī)制對(duì)mismatch的影響彼此之間獨(dú)立，所以可以簡(jiǎn)單相加。Totalvariation的方差是global和local對(duì)應(yīng)的方差之和,因?yàn)間lobal和local之間也是相互獨(dú)立的。Slide17上面這幅圖講的是大家比較熟悉的pelgrom提出的理論，mismatch對(duì)應(yīng)的sigmaVt或者sigmaId與device面積開平方成反比，隨著technology不斷往前推，devicearea不斷shrink，導(dǎo)致mismatch越來(lái)越嚴(yán)重，mismatch的概念很早就有了，但是直到65、55引起大家的重視，到40的時(shí)候，mismatch稱為totalvariation的決定因素，我們公司也是在40的時(shí)候才真正意識(shí)到localmismatch的重要性。下面這幅圖是40ll242PD這顆devicemismatch的一些基本情況,我們可以看到,geometryfactor,也就是根號(hào)WL分之一大概是12.6，1個(gè)sigmavtmismatch是35.6mV,total一個(gè)sigma是38.1mV，算比值的時(shí)候要用方差，所以是平方相比，最后結(jié)果是local占total的87%，sigmaId情況也差不多,說(shuō)明local在dominant整個(gè)processvariation,我借用SPICEteamNMOSsigmadeltaVtVs.geometryfactor的這幅圖,把SRAM對(duì)應(yīng)的那個(gè)點(diǎn)點(diǎn)上去,大家就會(huì)發(fā)現(xiàn),SRAM的mismatch在那個(gè)紅圈圈范圍內(nèi)。我總結(jié)了SRAMmismatch大的主要原因有兩個(gè)：第一SRAMbitcelllayout與生俱來(lái)就有高度的對(duì)稱性，這本身就是mismatch的結(jié)構(gòu)，第二SRAM為了省面積，用到的device面積都很小。Slide18Mismatch對(duì)SRAM的performance變差，當(dāng)考慮mismatch的時(shí)候，buttterflycurve對(duì)應(yīng)的兩個(gè)sqare大小不再相等,說(shuō)明”0”和“1”兩種狀態(tài)不再對(duì)稱。紅線是typicalcase，藍(lán)線是加入6sigmamismatch之后的情況，Mismatch會(huì)導(dǎo)致DRV,Readmargin、writemagin和iread同時(shí)變差。Slide19再來(lái)看一下SRAMmodel的架構(gòu)，傳統(tǒng)的fixedcornermodel不區(qū)分global和localvariation,cornerrange很大,缺點(diǎn)是它只能告訴designer,process最差或者最好的狀況,不能提供任何關(guān)于電學(xué)性能統(tǒng)計(jì)分布的狀況，比如隨機(jī)run出一個(gè)srambitcell,它能夠正常工作的概率是多少？并且localmismatch越來(lái)越嚴(yán)重，array也越來(lái)越大，3*sigma慢慢包不住大部分的點(diǎn),這時(shí)候就需要后邊兩種model,40用的最多的是第二種,global-onlyfixed的cornermodel加mismatchmodel。Globalcorner專門用來(lái)coverglobalvariation,在globalcorner上用統(tǒng)計(jì)的方法疊加mismatch。實(shí)際上global這部分也是有服從統(tǒng)計(jì)分布的,為了更加matchreal-case,有了第三種model,fullstatisticalmodel,與第二套model唯一的差別是把globalvariation也用統(tǒng)計(jì)的方法描述，確定是model表面看不到任何corner的信息，只有run很多次monte-carlo才能確定corner的位置。Slide20首先來(lái)看一下globalonly-fixedcornermodel,首先用3*sigmaglobalvariation定出cornerspec,用來(lái)covergobalprocessvariation.然后可以看到sramperformanee跟globalcorner有依賴關(guān)系,對(duì)于RSNM而言,worstcase出現(xiàn)在FSG這個(gè)corner而WM的worstcase出現(xiàn)在SFG這個(gè)corner,下面這幅圖是model實(shí)際仿真得到的結(jié)果，請(qǐng)大家注意,globalvariation對(duì)butterflycurve的影響是使兩個(gè)square同時(shí)增大同時(shí)減小,butterflycurve仍然關(guān)于y二x對(duì)稱。實(shí)際上SRAM的worstcase不僅跟corner有關(guān),還跟溫度和電壓有關(guān),高溫會(huì)使RSNM和istby變差，低溫會(huì)使WM變差,如果不考慮temperatureinversion,高溫也會(huì)使iread變差,四個(gè)紅圈圈指出了corner和溫度組成的worstcase。Slide21再來(lái)看看vdd對(duì)SRAMperformanee的影響,Vddscaling,會(huì)導(dǎo)致RSNM、WM和Iread同時(shí)變差,Vdd增大會(huì)使istby變差。Slide22如果不考慮mismatch，SRAMperformance的worstcaseprocesscorner/temp/vdd的一個(gè)組合，仔細(xì)觀察你會(huì)發(fā)現(xiàn),除了TT之外,SRAM四個(gè)corner正好被SRAM四種worstcaseperformance卡住，如果TT定不好，很容易使SRAM某個(gè)performance落在fail的區(qū)域。Slide23下面來(lái)看一下對(duì)于SRAM最重要的mismatchmodel。我們知道如果samplesize足夠大，devicevt和id都是服從標(biāo)準(zhǔn)正態(tài)分布的，把SRAM中每個(gè)device相應(yīng)的modelparameter都用相互獨(dú)立的一個(gè)高斯分布表示,用到的modelparameter與前面講到的mismatch產(chǎn)生的幾種主要機(jī)制相對(duì)應(yīng)，RDF對(duì)應(yīng)Vth和u0,LER對(duì)應(yīng)XL和XW,oxidethicknessfluctuation對(duì)應(yīng)toxe。這樣sramperformanee比如RSNM就由單一的一個(gè)值變成了統(tǒng)計(jì)分布,大家可以看到隨著technology不斷往前推,RSNM的分布發(fā)生了一些變化，mean值不斷減小，分布卻不斷展寬，用統(tǒng)計(jì)的語(yǔ)言來(lái)講，就是variation越來(lái)越大，bitcellfail的幾率越來(lái)越大。右邊這幅示意圖是在global-onlyfixedcorner上面疊加mismatchmodel后runMC分析后的結(jié)果。Slide23下面舉一個(gè)RSNM實(shí)際仿真的例子來(lái)告訴大家mismatch如何使SRAMperformanee變差,藍(lán)線是理想情況下的butterflycurve,兩個(gè)square大小相等意味著讀0和讀1時(shí)候的stability相同，一旦加入mismatch,butterflycurve就變成了紅線，一個(gè)square變大,另一個(gè)square變小,由于biteell的存儲(chǔ)狀態(tài)有可能是0也有可能是1,所以我們要考慮worstease,就是二者中較小那個(gè),RSNM從214mVdrop到173mV,這只是加入mismateh后其中的一條eurve，其它eurve也是這樣嗎？我那mismatehmodel進(jìn)行1000次monte-earlo分析,每run—次就出現(xiàn)兩個(gè)值,對(duì)應(yīng)RM0和RM1,對(duì)應(yīng)坐標(biāo)中的一個(gè)點(diǎn),我把所有的點(diǎn)都畫出來(lái),大家就可以看出規(guī)律,RM0和RM1的相關(guān)系數(shù)是-0.5,屬于一般負(fù)相關(guān)，說(shuō)明其中一個(gè)值增大，另一個(gè)的變化趨勢(shì)一定是減小。我們只關(guān)心那個(gè)較小值,所以mismatch一定是使RSNM變差。Slide24這幅圖是mismatchmodel仿真很多次之后畫出的butterflycurve的一個(gè)分布，這個(gè)分布越寬說(shuō)明proeessvariation越大，情況越糟糕。右邊這幅圖是我在TT/25C/nominalVdd時(shí)把每一次run出的較小的那個(gè)RSNM的值提取出來(lái)，畫成直方圖，BPP自動(dòng)給出mean和sigma,那條藍(lán)線是標(biāo)準(zhǔn)正態(tài)分布，可以看到，RSNM在3個(gè)sigma以內(nèi)還是和標(biāo)準(zhǔn)正態(tài)分布很match的，下面這幅圖是在RSNM的worstcaseFSG/0.9*Vdd/125度仿真的結(jié)果,mean值和sigma同時(shí)減小,sigma減小的原因主要是溫度,我們?cè)趍ismatchmodel里面加入了調(diào)整了mismatch隨溫度變化的一個(gè)trend,這個(gè)在稍后會(huì)有說(shuō)明。右邊是對(duì)應(yīng)的縱坐標(biāo)取對(duì)數(shù)以后的分布圖，可以看到在highsigma的區(qū)域，RSNM的分布漸漸偏離高斯分布，這和paper中給出的結(jié)論一致，而我們最關(guān)心的恰恰是RSNM在lefttail