多進(jìn)制數(shù)字頻率調(diào)制（MFSK）系統(tǒng)課件

8.13多進(jìn)制數(shù)字頻率調(diào)制(MFSK)系統(tǒng)8.13多進(jìn)制數(shù)字頻率調(diào)制(MFSK)系統(tǒng)1多進(jìn)制數(shù)字頻率調(diào)制(MFSK)

多進(jìn)制數(shù)字頻率調(diào)制也稱多元調(diào)頻或多頻制。M頻制有M個(gè)不同的載波頻率與M種數(shù)字信息對(duì)應(yīng)，即用多個(gè)頻率不同的正弦波分別代表不同的數(shù)字信號(hào)，在某一碼元時(shí)間內(nèi)只發(fā)送其中一個(gè)頻率。多進(jìn)制數(shù)字頻率調(diào)制(MFSK)多進(jìn)制數(shù)字頻率調(diào)制也稱多元調(diào)2(多頻制系統(tǒng)(MFSK)原理框圖)

(多頻制系統(tǒng)(MFSK)原理框圖)3圖中串／并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成M進(jìn)制的碼，將輸入的二進(jìn)制碼每k位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進(jìn)制碼。控制相應(yīng)的M種不同頻率振蕩器后面所接的門電路，當(dāng)某組二進(jìn)制碼來到時(shí)，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對(duì)應(yīng)的載波發(fā)送出去，同時(shí)關(guān)閉其它門電路，不讓其它載波發(fā)送出去。每一組二元制碼（log2M位）對(duì)應(yīng)一個(gè)門打開，因此信道上只有M種頻率中的一種被送出。圖中串／并變換電路和邏輯電路將輸入的二進(jìn)制碼轉(zhuǎn)換成M進(jìn)制的碼4因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)MFSK波形。接收部分由多個(gè)中心頻率為f1、f2、….fM的帶通濾波器、包絡(luò)檢波器及一個(gè)抽樣判決器、邏輯電路、并／串變換電路組成。當(dāng)某一載頻來到時(shí)，只有相應(yīng)頻率的帶通濾波器能收到信號(hào)，其它帶通濾波器輸出都是噪聲。抽樣判決器的任務(wù)就是在某一時(shí)刻比較所有包絡(luò)檢波器的輸出電壓，判斷哪一路的輸出最大，以達(dá)到判決頻率的目的。將最大者輸出，就得到一個(gè)多進(jìn)制碼元，經(jīng)邏輯電路轉(zhuǎn)變成k位二進(jìn)制并行碼，再經(jīng)并/串變換電路轉(zhuǎn)換成串行二進(jìn)制碼，從而完成解調(diào)任務(wù)。因此，當(dāng)一組組二進(jìn)制碼輸入時(shí)，加法器的輸出便是一個(gè)MFSK波5MFSK信號(hào)除了上述解調(diào)方法之外，還可采用分路濾波相干解調(diào)方式。此時(shí)，只需將上張圖中的包絡(luò)檢波器用乘法器和低通濾波器代替即可。但各路乘法器需分別送入不同頻率的相干本地載波。MFSK系統(tǒng)提高了信息速率，誤碼率與二進(jìn)制相比卻增加不多，但占據(jù)較寬的頻帶，因而頻帶利用率低，多用于調(diào)制速率不高的傳輸系統(tǒng)中。MFSK信號(hào)除了上述解調(diào)方法之外，還可采用分路濾波相干解調(diào)方6這種方式產(chǎn)生的MFSK信號(hào)的相位是不連續(xù)的，可看作是M個(gè)振幅相同、載波不同、時(shí)間上互不相容的二進(jìn)制ASK信號(hào)的疊加。因此其帶寬

其中fH為最高載頻；fL為最低載頻；fS為碼元速率。這種方式產(chǎn)生的MFSK信號(hào)的相位是不連續(xù)的，可看作是M個(gè)振7MFSK調(diào)制電路VHDL程序及仿真

MFSK調(diào)制電路VHDL程序及仿真8MFSK調(diào)制方框圖

注：電路符號(hào)圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。基帶信號(hào)x通過串/并轉(zhuǎn)換得到2位的并行信號(hào)。四選一開關(guān)根據(jù)2位并行信號(hào)選擇相應(yīng)的載波輸出。FPGAclkstart基帶信號(hào)分頻f3f2f1f0串/并轉(zhuǎn)換四選一開關(guān)調(diào)制信號(hào)MFSK調(diào)制方框圖注：電路符號(hào)圖中沒有包含模擬電路部分，輸9MFSK調(diào)制電路符號(hào)

MFSK調(diào)制電路符號(hào)10

MFSK調(diào)制VHDL程序及仿真

--文件名：MFSK--功能：基于VHDL硬件描述語言，完成對(duì)基帶信號(hào)的MFSK調(diào)制--說明：這里MFSK的M為4--最后修改日期：2004.2.13libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityMFSKisport(clk:instd_logic;--系統(tǒng)時(shí)鐘

start:instd_logic;--開始調(diào)制信號(hào)

x:instd_logic;--基帶信號(hào)

y:outstd_logic);--調(diào)制信號(hào)endMFSK;architecturebehavofMFSKisMFSK調(diào)制VHDL程序及仿真--文件名：MFSK11signalq:integerrange0to15;--計(jì)數(shù)器signalf:std_logic_vector(3downto0);--分頻器signalxx:std_logic_vector(1downto0);--寄存輸入信號(hào)x的2位寄存器signalyy:std_logic_vector(1downto0);--寄存xx信號(hào)的寄存器beginprocess(clk)--此進(jìn)程對(duì)clk進(jìn)行分頻，得到4種載波信號(hào)f3、f2、f1和f0beginifclk'eventandclk='1'thenifstart='0'thenf<="0000";elsiff="1111"thenf<="0000";elsef<=f+1;endif;endif;endprocess;signalq:integerrange0to112process(clk)--對(duì)輸入的基帶信號(hào)x進(jìn)行串/并轉(zhuǎn)換，得到2位并行信號(hào)的yybeginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;xx(1)<=x;yy<=xx;elsifq=8thenq<=9;xx(0)<=x;elseq<=q+1;endif;endif;endprocess;process(clk)13process(clk,yy)--此進(jìn)程完成對(duì)輸入基帶信號(hào)x的MFSK調(diào)制beginifclk'eventandclk='1'thenifstart='0'theny<='0';--if語句完成2位并行碼到4種載波的選通

elsifyy="00"theny<=notf(3);elsifyy="01"theny<=notf(2);elsifyy="10"theny<=notf(1);elsey<=notf(0);endif;endif;endprocess;endbehav;process(clk,yy)14MFSK調(diào)制VHDL程序仿真圖及注釋（MFSK調(diào)制VHDL程序仿真全圖）MFSK調(diào)制VHDL程序仿真圖及注釋（MFSK調(diào)制VHDL程15注：中間信號(hào)yy與輸出調(diào)制信號(hào)y的對(duì)應(yīng)關(guān)系：“00”=f3；“01”=f2；“10”=f1；“11”=f0