一種多通道數(shù)字基帶信道模擬器的設(shè)計與實現(xiàn)

一種多通道數(shù)字基帶信道模擬器的設(shè)計與實現(xiàn)

數(shù)字基帶信道模擬器作為通信網(wǎng)絡(luò)計劃的輔助實驗設(shè)備，適用于地面固定網(wǎng)絡(luò)、地面移動網(wǎng)絡(luò)、衛(wèi)星網(wǎng)絡(luò)或這些組合。您可以模擬網(wǎng)絡(luò)連接系統(tǒng)的連接特性、通信特性和道路接收特性。傳統(tǒng)的信道模擬器大多僅提供單一的接口協(xié)議且通道數(shù)較少1常用的rs330接口在端口方面,模擬器具有8路仿真的雙向數(shù)字仿真信道,每路均獨立工作,其參數(shù)設(shè)置互不影響,同時每路提供RS530接口、EI接口和10M/100M以太網(wǎng)接口,應用時可選用其中的任意一種接口;在仿真功能方面,模擬器可以在每個信道的兩個方向分別設(shè)置不同的延時時長(0～1000ms)、高斯隨機誤比特率、突發(fā)誤比特時長和突發(fā)誤比特圖案以及信道中斷時長。2心器件的模擬本數(shù)字基帶信道模擬器以FPGA和ARM7為核心器件,通過在數(shù)字基帶信號上加載高斯隨機誤碼、突發(fā)誤碼并對信號進行延時輸出等實現(xiàn)對基帶信道的模擬。延時和高斯隨機誤碼的加載是設(shè)計的重點和難點。2.1芯片的選擇與性能分析一般來說,延時電路的設(shè)計有以下幾種:在分離電路設(shè)計中,可以在信號后串接一些非門或其它門電路;在控制器中可以插入一些空指令來產(chǎn)生一定延時;相應高頻時鐘驅(qū)動適當?shù)刂飞疃鹊囊痪S寄存器達到延時目的;通過對可讀寫的存儲器進行適當?shù)淖x寫操作達到延時目的。第1種方法產(chǎn)生延時常常不穩(wěn)定,且一旦延時電路確定后延時就不可變;第2種方法產(chǎn)生的延時通常比較短,要做到上百毫秒級的延時會占用系統(tǒng)大量資源;常用的延時是后兩種,可以達到比較長的延時(幾十到上百毫秒級),且比較穩(wěn)定。本系統(tǒng)的延時要求為0～1000ms可調(diào),故采用了能產(chǎn)生較大延時的通過對可讀寫的存儲器進行適當?shù)淖x寫操作的方法。系統(tǒng)中最大的數(shù)據(jù)率是100MB/s以太網(wǎng)接口的數(shù)據(jù),將這些數(shù)據(jù)延時1000ms所需的存儲空間為100MB,考慮到系統(tǒng)冗余設(shè)計,故本系統(tǒng)為每個信道的每個端口方向各選用了1片hynix公司的4×4MB×16bit的SynchronousDRAM芯片HY57V561620BT作為數(shù)據(jù)的存取芯片。HY57V561620BT芯片的行地址空間為0～2式中:T對于RS530接口,由于最低速率為4.8kB/s,若采用Fullpage模式,則最小步進為1/4.8kB×512=106ms,不滿足設(shè)計要求1ms的步進,故此時采用burst為4模式,此時最小步進為1/4.8kB×4=0.8ms,滿足設(shè)計要求。對于RS53。接口的其他速率和E1接口、以太網(wǎng)接口則采用Fullpage模式。2.2均勻發(fā)生器設(shè)計根據(jù)中心極限定理,多個相互獨立的均勻分布之和服從高斯分布。這里采用16路均勻分布之和來產(chǎn)生服從高斯分布的定點數(shù)據(jù)。均勻分布采用和同與法實現(xiàn):式中:x(0)=1,M=2設(shè)計時,將16路均勻分布發(fā)生器賦予不同的初始種子x(0),可以保證各路數(shù)據(jù)的相互獨立性。根據(jù)設(shè)置的誤碼率和產(chǎn)生的定點高斯分布的均值和方差,計算得到高斯分布差錯圖案的閾值。根據(jù)該閾值,由高斯分布的誤碼圖案生成器產(chǎn)生相應的誤碼圖案,然后利用該圖案與輸入的數(shù)據(jù)在碼元疊加模塊中進行模二和運算,輸出帶誤碼的數(shù)據(jù),便實現(xiàn)信號誤碼加載3系統(tǒng)設(shè)計3.1系統(tǒng)用戶接口設(shè)計模擬器系統(tǒng)設(shè)計分為硬件部分和用戶接口軟件部分。硬件架構(gòu)如圖1所示,它主要由主控板、8個信道仿真子板、多種接口板、鍵盤及液晶顯示模塊組成。其中,主控板是模擬器的中央控制單元,完成液晶顯示器屏、鍵盤控制,并通過RS232接口與配置計算機相連接,接收并分發(fā)配置計算機發(fā)送的各信道仿真參數(shù)及其它控制命令;信道仿真子板是模擬器的核心單元,完成各種數(shù)字信道傳輸特性的疊加;接口板提供模擬器與外部設(shè)備的接口通道,每路仿真信道可以在RS530E1和以太網(wǎng)接口中任選一種接口板插入信道仿真子板。系統(tǒng)用戶接口軟件包括配置計算機的上位機軟件和模擬器主控板軟件兩部分。應用時,模擬器可用其自帶的鍵盤和液晶顯示屏完成各仿真信道的參數(shù)配置,也可以利用配置計算機提供的用戶界面,輸入各路的延時時長、誤比特率、突發(fā)誤碼時長、突發(fā)誤碼圖案等參數(shù),完成模擬器仿真參數(shù)配置。3.2仿真配置參數(shù)的上傳如圖2所示,主控板利用一片ARM7為核心CPU,通過RS232控制接口和鍵盤液晶顯示控制接口分別與配置計算機和鍵盤液晶顯示屏相連,接收配置計算機或鍵盤發(fā)送的各信道的仿真配置參數(shù)及其它控制命令并回傳各信道仿真子板狀態(tài)到配置計算機和液晶屏顯示。同時,主控板通過一個抗干擾的差分收發(fā)模塊與各信道仿真子板相連接,將主控板從配置計算機或鍵盤接收到的仿真配置參數(shù)和控制命令分發(fā)到各信道仿真子板,并讀取各信道仿真子板的狀態(tài)。這里,差分收發(fā)模塊與各信道仿真子板間采用總線連接方式,其中SCLK、CS和WD信號線分別為系統(tǒng)同步時鐘線、信道仿真子板選擇和主控板向信道仿真子板寫數(shù)據(jù)信號線,RD1～RD8分別為主控板讀各信道仿真子板狀態(tài)信號線。3.3sdram和fpga的對接設(shè)計信道仿真子板是模擬器的核心單元,完成延時、隨機誤碼、突發(fā)誤碼、信道中斷等數(shù)字信道傳輸特性的疊加。如圖3所示,其硬件結(jié)構(gòu)主要由FPGA、SDRAM以及接口板連接頭構(gòu)成。其中,FPGA用于接收主控板的信道仿真配置數(shù)據(jù),并根據(jù)配置數(shù)據(jù)實現(xiàn)信道延時、隨機誤碼、突發(fā)誤碼、信道中斷的疊加;SDRAM用于輔助實現(xiàn)信道延時;接口板連接頭為通用的48針接口公頭,與接口子板連接,應用時用戶可根據(jù)需要選擇不同的接口協(xié)議,隨意更換和拆卸接口子板。FPGA是信道仿真子板的核心器件,其內(nèi)部算法結(jié)構(gòu)框圖如圖4所示。配置端口邏輯配合主控板時序,接收信道仿真配置參數(shù),將配置參數(shù)拆包分發(fā)到接口控制邏輯、數(shù)據(jù)讀寫邏輯、誤碼生成模塊和接口控制邏輯單元,并根據(jù)主控板的命令回傳各單元的狀態(tài)信息;數(shù)據(jù)讀寫邏輯和SDRAM控制模塊控制信道數(shù)據(jù)寫入SDRAM并在延時后讀出,實現(xiàn)模擬器延時仿真功能3.4信道參數(shù)配置系統(tǒng)軟件設(shè)計包括配置計算機的上位機軟件和主控板CPU軟件兩部分。上位機軟件利用微軟公司的VisualC++6.0軟件開發(fā),提供可視化信道參數(shù)配置界面,按協(xié)議將信道仿真配置參數(shù)打包傳輸?shù)街骺匕錍PU;主控板CPU軟件提供菜單式信道參數(shù)配置界面,同時也接收配置計算機傳來的信道仿真配置參數(shù),并將這些配置參數(shù)傳給信道仿真子板。圖5顯示了模擬器主控板CPU軟件流程。4系統(tǒng)測試4.1界面測試在配置計算機的上位機軟件和模擬器上主控板軟件均能完成相應仿真參數(shù)輸入、仿真器運行狀態(tài)顯示等功能。4.2誤碼測試結(jié)果利用電子工業(yè)部第41研究所制造的AV5223B誤碼測試儀,搭建測試環(huán)境測試了信號經(jīng)數(shù)字信道模擬器的誤比特率,其中E1接口下測試結(jié)果見表1。4.3接口信號延遲分析延時測試主要利用計算機Ping命令,以測量信道延時,針對不同的模擬器通道數(shù)據(jù)接口,利用相應的接口轉(zhuǎn)接器實現(xiàn)計算機網(wǎng)卡同模擬器的連接。表2給出了E1接口信道延時測試結(jié)果。數(shù)據(jù)速率設(shè)置為2048kB/s,表中實測數(shù)據(jù)為雙向延時時間。4.4測試結(jié)論由以上測試結(jié)果可知,所設(shè)計的數(shù)字信道模擬器達到了設(shè)計的功能目標和性能指標。5fpga接口模塊設(shè)計本文設(shè)計并實現(xiàn)了一種用于實驗室環(huán)境下仿真點到點專用全雙工數(shù)字信道的數(shù)字信道模擬仿真器,該模擬器具有8路雙向仿真數(shù)字通道,每路提供RS530、E1和10M/100M以太網(wǎng)接口,可以模擬數(shù)字信道的延時、隨機誤碼、突發(fā)誤碼、信道中斷等信道特性。該模擬器采用模塊化設(shè)計,可根據(jù)不同的應用環(huán)境選擇相應的接口功能模塊,從而滿足不同