集成電路原理

5.1MOS集成電路的寄生效應

5.1.1寄生電阻

MOSIC尤其是Si柵MOS電路中，常用的布線一般有金屬、重摻雜多晶硅（Poly-Si）、擴散層和難熔金屬（W、Ti等）硅化物幾種。由于其特性、電導率的差異，用途也有所不同。隨著器件電路尺寸按比例不斷縮小，由互連系統(tǒng)產(chǎn)生的延遲已不容忽略，并成為制約IC速度提高的主要因素之一。

1、互連延遲長互連情況下，寄生分布阻容網(wǎng)絡可等效如圖5-1所示。其中：r，c——單位長度的電阻、電容（

/m、F/m）L——連線總長度圖5-1寄生分布阻容網(wǎng)絡等效電路若令：d——連線厚度；W——連線寬度；

——電阻率tox——連線間介質厚度；擴散層=1/(Nq)則：

（5-1）節(jié)點i的電位Vi響應與時間t的關系：（5-2）當

L

0，有：（5-3）近似處理，求解得：

（5-4）若，則有：（5-5）注意：此時，若按集總模型處理：即將整個長連線等效為一總的R總、C總，則；

圖5-2集總模型等效電路

（5-6）可見，與分布網(wǎng)絡分析情況差1/2的關系，而與實際測試相比，分布模型更為接近。因此，在分析長互連延遲時應采用分布RC模型。例5-1：已知：采用1

m工藝，n+重摻雜多晶硅互連方塊電阻R

=15

/

，多晶硅與襯底間介質（SiO2）的厚度tox=6000?。

求：互連長度為1mm時所產(chǎn)生的延遲。解：采用分布RC模型，得：補充材料：

圖5-3由邊際電場效應產(chǎn)生的寄生電容Cff-（FringingField）對于1

mCMOS工藝，單位長度Cff如下表所示。

Cff(fF/

m)PolySi-Sub0.043

0.004Metal1-Sub0.044

0.001Metal2-Sub0.035

0.001Metal3-Sub0.033

0.001表5-1不同連線層與襯底間的Cff

由此，可見上例中單位面積的邊際電場效應電容為：

Cff=0.043

4=0.172fF/

m2而單位面積的平板電容：C平板=ox/tox=0.058fF/m2Cff與C平板已在同一量級，不能忽略，需重新計算：

2、導電層的選擇（1）VDD、VSS盡可能選用金屬導電層，并適當增加連線寬度，只有在連線交叉“過橋”時，才考慮其他導電層。（2）多晶硅不宜用作長連線，一般也不用于VDD、VSS電源布線。（3）通常應使晶體管等效電阻遠大于連線電阻，以避免出現(xiàn)電壓的“分壓”現(xiàn)象，影響電路正常工作。（4）在信號高速傳送和信號需在高阻連線上通過時，尤其要注意寄生電容的影響：擴散層與襯底間電容較大，很難驅動，在某些線路結構中還易引起電荷分享問題，因此，應使擴散連線盡可能短。

5.1.2寄生電容CMOSCMCMNCpnCGS,CGDCMOS——單位面積柵電容=COX，是節(jié)點電容的主要組成部分CM——Al-場氧-襯底間的電容（

CMOS/10）CMN——Al-場氧-n+區(qū)之間的電容（2

3CM）Cpn——D、S與襯底之間的pn結電容（Nsub

，Cpn

）CGD對器件工作速度影響較大，可等效為輸入端的一個密勒電容：

Cm=(1+KV)CGD，KV為電壓放大系數(shù)。5.1.3寄生溝道圖5-4寄生溝道形成示意圖場開啟——當互連跨過場氧區(qū)時，如果互連電位足夠高，可能使場區(qū)表面反型，形成寄生溝道，使本不應連通的有源區(qū)導通，造成工作電流泄漏，使器件電路性能變差，乃至失效。預防措施：（1）增厚場氧厚度t’OX，使V’TF

，但需要增長場氧時間，對前部工序有影響，并將造成臺階陡峭，不利于布線。（2）對場區(qū)進行同型注入，提高襯底濃度，使V’TF

。但注意注入劑量不宜過高，以防止某些寄生電容增大，和擊穿電壓的下降。（3）版圖設計時，盡量把可能產(chǎn)生寄生MOS管的擴散區(qū)間距拉大，以使W/L

，ron

，但這樣將使芯片面積

，集成度

。

5.1.4CMOS電路中的閂鎖（Latch-up）效應——閂鎖效應為CMOS電路所獨有，是由于CMOS結構中存在pnpn四層結構所形成的寄生可控硅造成的。所以nmos或pmos電路中不會出現(xiàn)。1、CMOS電路中寄生可控硅結構的形成

圖5-5CMOS反相器剖面圖和寄生可控硅等效電路由圖5-5可見，由CMOS四層pnpn結構形成寄生可控硅結構。（1）正常情況下，n-襯底與p-阱之間的pn結反偏，僅有極小的反向漏電流，T1、T2截止。（2）當工作條件發(fā)生異常，VDD、VSS之間感生較大的襯底電流，在RS上產(chǎn)生較大壓降。當T1管EB結兩端壓降達到EB結閾值電壓，T1導通，通過RW吸收電流。當RW上壓降足夠大，T2導通，從而使VDD、VSS之間形成通路，并保持低阻。當

npn

pnp>1，則發(fā)生電流放大，T1、T2構成正反饋，形成閂鎖，此時，即使外加電壓撤除仍將繼續(xù)保持，VDD、VSS間電流不斷增加，最終導致IC燒毀。（3）誘發(fā)寄生可控硅觸發(fā)的三個因素：T1、T2管的值乘積大于1，即npn

pnp>1。T1、T2管EB結均為正向偏置。電源提供的電流維持電流IH。（4）誘發(fā)閂鎖的外界條件：射線瞬間照射，強電場感應，電源電壓過沖，跳變電壓，環(huán)境溫度劇變，電源電壓突然增大等。

2、防止閂鎖的措施版圖設計和工藝上的防閂鎖措施

使T1、T2的

，

npn

pnp?1。工藝上采取背面摻金，中子輻射電子輻照等降低少子壽命。

減少RS、RW使其遠小于Ren、Rep。

版圖中加保護環(huán)，偽集電極保護結構，內(nèi)部區(qū)域與外圍分割

增多電源、地接觸孔的數(shù)目，加粗電源線、地線對電源、地接觸孔進行合理布局，減小有害的電位梯度。

輸入輸出保護。

采用重摻雜襯底上的外延層，阱下加p+埋層。

制備“逆向阱”結構。

采用深槽隔離技術。B.器件外部的保護措施

電源并接穩(wěn)壓管。

低頻時加限流電阻（使電源電流<30mA）

盡量減小電路中的電容值。（一般C<0.01F）3、注意事項：

輸入電壓不可超過VDDVSS范圍。輸入信號一定要等VDDVSS電壓穩(wěn)定后才能加入；關機應先關信號源，再關電源。

不用的輸入端不能懸浮，應按邏輯關系的需要接VDD或VSS

5.2MOS集成電路的工藝設計5.2.1CMOSIC的主要工藝流程

1、Al柵CMOS工藝流程襯底制備（n-Si-，<100>晶向，[Na+]=1010cm-2，

=3

6

cm）

一次氧化

p-阱光刻MK1

注入氧化

p-阱B離子注入

p-阱B再分布

p+區(qū)光刻MK2

B淀積

p+

硼再分布

n+區(qū)光刻MK3

磷淀積

磷再分布

PSG淀積增密（800

100nm厚的SiO2，2.5%的P2O5）

柵光刻MK4

柵氧化

P管調溝注入光刻MK5

P管調溝硼注入

N管調溝注入光刻MK6

N管調溝磷注入

注入退火

引線孔光刻MK7

蒸發(fā)Al（1.2

m）

反刻AlMK8

Al-Si合金化

長鈍化層（含2

3%P2O5的PSG，800

100nm）

鈍化孔光刻MK9

前工序結束2、多晶硅柵NMOS工藝流程

（1）襯底制備典型厚度0.4

0.8mm，

=75

125mm(3”

5”)NA=1015

1016cm-3

=25

2

cm

（2）預氧在硅片表面生長一層厚SiO2，以保護表面，阻擋摻雜物進入襯底。

（3）涂光刻膠涂膠，甩膠，（幾千轉/分鐘），烘干（100℃）

固膠。

（4）通過掩模版MASK對光刻膠曝光（5）刻有源區(qū)。掩模版掩蔽區(qū)域下未被曝光的光刻膠被顯影液洗掉；再將下面的SiO2用HF刻蝕掉，露出硅片表面。

（6）淀積多晶硅除凈曝光區(qū)殘留的光刻膠（丙酮），在整個硅片上生長一層高質量的SiO2（約1000?），即柵氧，然后再淀積多晶硅（1

2

m）。

（7）刻多晶硅，自對準擴散用多晶硅版刻出多晶硅圖形，再用有源區(qū)版刻掉有源區(qū)上的氧化層，高溫下以n型雜質對有源區(qū)進行擴散（1000℃左右）。此時耐高溫的多晶硅和下面的氧化層起掩蔽作用——自對準工藝

（8）刻接觸孔在硅片上再生長一層SiO2，用接觸孔版刻出接觸孔。

（9）反刻Al除去其余的光刻膠，在整個硅片上蒸發(fā)或淀積一層Al（約1

m厚），用反刻Al的掩模版反刻、腐蝕出需要的Al連接圖形。

（10）刻鈍化孔生長一層鈍化層（如PSG），對器件/電路進行平坦化和保護。通過鈍化版刻出鈍化孔（壓焊孔）。

圖5-6硅柵NMOS工藝流程示意圖若要形成耗盡型NMOS器件，只需在第（5）、（6）步之間加一道掩模版，進行溝道區(qū)離子注入。NMOS工藝流程的實質性概括：P型摻雜的單晶硅片上生長一層厚SiO2。MK1—刻出有源區(qū)或其他擴散區(qū)（薄氧化版/擴散版）。MK2—形成耗盡型器件時，刻出離子注入?yún)^(qū)。MK3—刻多晶硅圖形（柵、多晶硅連線）。以多晶硅柵為掩模，進行D、S的自對準擴散。MK4—刻接觸孔。MK5—反刻Al。MK6—刻鈍化孔（壓焊點窗口）共用到6道掩模版3、硅柵CMOS工藝（1）P阱CMOS工藝流程MK1—P阱版，確定P阱深擴散區(qū)域（阱注入劑量1

1013cm-2，能量60KeV）

MK2—確定薄氧化區(qū)，即有源區(qū)。

MK3—多晶硅版。

MK4—P+版，和MK2一起確定所有的P+擴散區(qū)域（一般為B注入，4

1014cm-2

2

1015cm-2，60

80KeV）。MK5—N+版，確定所有的N+區(qū)域（磷注入：8

1014

4

1015cm-2，60

80KeV）

MK6—確定接觸孔。實際上在此之前，一般先作PSG磷硅玻璃回流平坦化（40008000?）。刻出接觸孔后，下一步蒸Al前，要用H2SO4+H2O2液加5%HF氫氟酸清洗，確保Al與Si的良好接觸和與SiO2的良好附著。

MK7—反刻Al，確定金屬層的連接圖形。

MK8—刻鈍化孔，露出向外引線的壓焊點。鈍化層通常用PECVD實現(xiàn)：1000?SiO2+4000?PSG+1000?SiO2或50007000?Si3N4

共用到8道掩模版（2）N阱CMOS工藝以Berkeley大學N阱CMOS工藝為例，介紹N阱CMOS工藝流程。確定磷注入的N阱區(qū)域生長柵氧，淀積Si3N4刻出P型襯底上面的薄氧層，露出NMOS有源區(qū)窗口在需要厚氧的區(qū)域，Si3N4被有選擇性地刻蝕掉（等離子刻蝕或RIE）Mask1N阱區(qū)Mask2NMOS有源區(qū)用硼（B）作P型場注入N阱上的Si3N4被選擇性地刻蝕掉，露出場區(qū)用磷作N型場注入刻蝕掉剩余的Si3N4層Mask3PMOS有源區(qū)刻出N阱上面的薄氧層，露出PMOS有源區(qū)窗口調溝注入在整個硅片上淀積重摻雜的N型多晶硅刻N溝MOS多晶硅柵砷（As）注入，在未被多晶硅覆蓋的襯底區(qū)域形成n+區(qū)Mask4NMOS柵刻P溝MOS多晶硅柵，引入硼注入，形成p+區(qū)整個硅片上淀積厚氧化層確定接觸孔淀積Al，形成互連圖形長鈍化層，并刻出鈍化孔，露出壓焊點Mask5PMOS柵Mask6接觸孔Mask7刻金屬Mask8鈍化4、硅的局部氧化工藝

——Si3N4（氨氣氛中硅烷SiH4還原法生長）只能被緩慢氧化，因此可用來保護下面的硅不被氧化。選擇性腐蝕氮化硅（180℃左右的磷酸）后，留下氧化物圖形（見圖5-7）。

圖5-7局部氧化示意圖

由Si

SiO2時，SiO2的體積約增大為Si體積的2.2倍。因此，氧化物邊緣臺階只有常規(guī)平面工藝的一半，有助于金屬布線的連續(xù)性。

圖5-8等平面工藝的實現(xiàn)如采用預腐蝕（腐蝕液：HF+HNO3+H2O或醋酸稀釋）局部氧化，則：以Si3N4為掩模，在下一步進行氧化前將露出的Si有選擇地腐蝕掉一部分，減少Si的量，可使氧化后的表面與未氧化的Si表面基本保持在同一平面（除在窗口附近稍有起伏）

等平面工藝。

采用LOCOS工藝，與淺結工藝結合，可起到較好的隔離表面漏電流的作用，并能較好地實現(xiàn)硅片表面平坦化，有利于金屬布線。

LOCOS工藝的缺點：氮化物直接長在硅表面，將在窗孔中引起較高的位錯密度，因此通常在生長氮化物之前先長一層薄的氧化物（幾十?），降低因晶格失配導致的高位錯密度。但這層薄氧化物的存在，使氮化物邊緣下面產(chǎn)生一些氧化，形成一錐形的氧化物穿進將成為窗孔的區(qū)域，形似鳥嘴“Birdbeak”。當?shù)瘜颖桓g掉后，此“鳥嘴”仍可能保留，在淺擴散時，將阻擋雜質進入Si襯底內(nèi)，使硅的有效使用面積降低。

“鳥嘴”將使MOS管實際的溝道寬度W減小，導致IDS比設計值偏低，并產(chǎn)生閾值電壓VT隨W減小迅速升高

形成所謂“窄溝效應”

。圖5-9“鳥嘴”的形成5.2.2體硅CMOS工藝設計中阱工藝的選擇1、P阱工藝

發(fā)展較早，技術較成熟。輕摻雜的N型襯底上作PMOS，P阱內(nèi)作NMOS，使VTP、VTN的匹配較易調整。P阱襯底濃度（ND）較高，使

n降低，PMOS襯底濃度NA較低，

p有所提高，有利于P管、N管性能匹配。

2、N阱工藝

P型襯底作n-阱，與E/DNMOS工藝兼容。輕摻雜P型襯底上的NMOS載流子遷移率

n提高，尤其適合用在動態(tài)CMOS、P-E邏輯、多米諾邏輯中。3、雙阱工藝在高濃度n+襯底上生長高阻外延層（接近半絕緣狀態(tài)），可分別作N阱、P阱，閂鎖效應得到抑制。由雙阱工藝思想發(fā)展到絕緣襯底上的CMOS技術——SOI（SiliconOnInsulator）。*圓片（Wafer）尺寸與襯底厚度：3——0.4mm5——0.625mm4——0.525mm6——0.75mm

硅片的大部分用于機械支撐。阱的深度D、S的結深Xj+D、S耗盡擴散+阱與襯底間PN結之間的耗盡擴散+光刻、套刻間距*阱深還與電源電壓有關VDD=5V，阱深56

m；VDD=10V，阱深89

m。5.3MOS集成電路的版圖設計規(guī)則圖5-10基本的

設計規(guī)則圖解

5.3.1

設計規(guī)則

——70年代末，Meed和Conway倡導以無量綱的“

”為單位表示所有的幾何尺寸限制，版圖上所有圖形和間距尺寸均為的整數(shù)倍。通常

取柵長L的一半，又稱等比例設計規(guī)則。由于其規(guī)則簡單，主要適合于芯片設計新手使用，或不要求芯片面積最小，電路特性最佳的應用場合。

5.3.2微米設計規(guī)則——80年代中期，為適應VLSIMOS電路制造工藝，發(fā)展了以微米為單位的絕對值表示的版圖規(guī)則?？舍槍σ恍┘毠?jié)進行具體設計，靈活性大，對電路性能的提高帶來很大方便。適用于有經(jīng)驗的設計師以及力求挖掘工藝潛能的場合。5.4MOS集成電路版圖舉例5.4.1硅柵CMOS反相器的輸入保護電路

圖5-11硅柵CMOS反相器的輸入保護電路實際經(jīng)驗證明，為實現(xiàn)良好的限流作用，一般R設計為400

800

之間；為保證二極管有一定的瞬間大電流泄放能力，其面積設計為500800

m2之間比較合適。此外，D1、D2分別加有隔離環(huán)，以抑制閂鎖效應。5.4.2鋁柵工藝CMOS反相器版圖舉例

圖5-12為鋁柵CMOS反相器版圖示意圖。為了防止寄生溝道以及p管、n管的相互影響，采用了保護環(huán)或隔離環(huán)：對n溝器件用p+環(huán)包圍起來，p溝器件用n+環(huán)隔離開，p+、n+環(huán)都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。

版圖分解：

刻P阱

刻P+區(qū)/環(huán)

刻n+區(qū)/環(huán)

刻柵、預刻接觸孔

刻Al圖5-12鋁柵CMOS反相器版圖示意圖5.4.3硅柵NMOS反相器版圖舉例1、E/ENMOS反相器

刻有源區(qū)

刻多晶硅

刻接觸孔

反刻Al圖5-12E/ENMOS反相器版圖示意2、E/DNMOS反相器

刻有源區(qū)

刻耗盡注入?yún)^(qū)

刻多晶硅

刻接觸孔

反刻Al圖5-13E/DNMOS反相器版圖5.4.4硅柵CMOS與非門版圖舉例

刻P阱

刻p+環(huán)

刻n+環(huán)

刻有源區(qū)

刻多晶硅

刻PSD

刻NSD

刻接觸孔

反刻Al圖5-14硅柵CMOS與非門版圖5.5版圖設計技巧

1、布局要合理（1）引出端分布是否便于使用或與其他相關電路兼容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如p阱與p管漏源p+區(qū)離遠一些，使

pnp

，抑制Latch-up，尤其要注意輸出級。（3）布局是否緊湊，以節(jié)約芯片面積，一般盡可能將各單元設計成方形。（4）考慮到熱場對器件工作的影響，應注意電路溫度分布是否合理。

2、單元配置恰當（1）芯片面積降低10%，管芯成品率/圓片可提高15

20%。（2）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。（3）大跨導管采用梳狀或馬蹄形，小跨導管采用條狀圖形，使圖形排列盡可能規(guī)整。

啞鈴狀晶體管(W過小)3、布線合理

布線面積往往為其電路元器件總面積的幾倍，在多層布線中尤為突出。

擴散條/多晶硅互連多為垂直方向，金屬連線為水平方向，電源地線采用金屬線，與其他金屬線平行。

長連線選用金屬。

多晶硅穿過Al線下面時，長度盡可能短，以降低寄生電容。

注意VDD、VSS布線，連線要有適當?shù)膶挾取Ｈ菀滓稹按當_”的布線（主要為傳送不同信號的連線），一定要遠離，不可靠攏平行排列。

4、CMOS電路版圖設計對布線和接觸孔的特殊要求（1）為抑制Latchup，要特別注意合理布置電源接觸孔和VDD

引線，減小橫向電流密度和橫向電阻RS、RW。

采用接襯底的環(huán)行VDD布線。

增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。對每一個VDD孔，在相鄰阱中配以對應的VSS接觸孔，以增加并行電流通路。

盡量使VDD、VSS接觸孔的長邊相互平行。

接VDD的孔盡可能離阱近一些。