中小尺寸oled顯示技術(shù)概論level 2面板綜述

面板綜述中小尺寸OLED顯示技術(shù)概論Level

2內(nèi)部資料嚴禁外傳CONTENTS目錄1陣列工藝及技術(shù)簡介23靜態(tài)彎折模組工藝簡介EL及觸控技術(shù)簡介4動態(tài)彎折模組工藝簡介PassivationSF：Include

BP、SCF等DF：Include

BP、Foam、SUS等Substrate（Dual

PI）BarrierBufferActiveGIGILDSDVIAAnodeOrganic

LayersCathode/CPL/LiFCVDMonomerCVDBufferBridgeITOITOPolarizer

w/

PSAOCACG/CW/UTGPassivationPDLModuleArrayEVENTouch

PolWindow≈12umPS≈25um≈0.2~0.3um≈5umPanel≈40um100~800um200~300um70~100um柔性AMOLED基礎(chǔ)架構(gòu)總覽LCD基本結(jié)構(gòu)AMOLED基本結(jié)構(gòu)柔性剛性vs.≈0.3~0.4mm＞2mm＞1mm4Part1陣列工藝及技術(shù)簡介像素區(qū)域GOA區(qū)域Fanout及其他周邊線路端子區(qū)域陣列工藝與技術(shù)_t4

OLED面板驅(qū)動架構(gòu)Sub

Pixel（子像素）為實現(xiàn)OLED顯示，需要先行進行面板的整體驅(qū)動架構(gòu)設(shè)計，包含像素區(qū)域、GOA（Gateonarray）區(qū)域以及fanout等周邊線路，相較于LCD更為復雜。陣列工藝與技術(shù)_t4

TFT選型產(chǎn)品性能 工藝成本器件特性

像素設(shè)計

量產(chǎn)實績

RemarkGOA電路設(shè)計

優(yōu)點 缺點 優(yōu)點 缺點PMOSBTS/CTSstability佳飽和特性佳S.S.適中

Leakage相對較高Pixel:

7T1CGOA:

8T2C,

10T3C,12T3CPPI較高IR

drop較大Mask數(shù)量少(基礎(chǔ)9mask)可采用Self-align

IMP工藝活化溫度低（400~450℃），時間短（30~60min）/OLED面板廠主流路線適用于flexibleOLED制程NMOSBTS/CTSstability差飽和特性差S.S.偏小

Kinck

effectLeakage相對較高Pixel:

4T2C(iwatch,

Mi

note2)GOA:

/PPI相對較低

(LDD)Layou空間不足串擾嚴重活化溫度高(~500℃)時間長（~120min）Mask數(shù)量增加（NM,

P+,

N+）LG有量產(chǎn)實績（早期）不適用于flexibleOLED制程IGZOLeakage表現(xiàn)較佳Pixel:

6T2CGOA:

8T3C,

9T3CPPI相對較低

(iWatchS4325)靜態(tài)功耗低

Flick表現(xiàn)較佳--Mask數(shù)量多

(18mask)LG有量產(chǎn)經(jīng)驗

(iwatch

S4)適用于watch等低功耗顯示器

(低刷新頻率）TFT是構(gòu)建像素區(qū)域、GOA區(qū)域電路的基礎(chǔ)邏輯開關(guān)，經(jīng)過綜合考量，t4柔性O(shè)LED選擇PMOS

LTPS器件陣列工藝與技術(shù)_t4

TFT選型半導體層GEGIP+N-P+VgateVsourceVdrain=0p+p+n襯底SDBVgate

≤Vth＜0VGVd=10vVd=0.1vVthSSIonIoffp+p+n襯底SDBVgate＞0VGPMOS器件的閾值電壓為負值，在柵極加上小于閾值電壓的電壓時，源漏極通過溝道導通。陣列工藝與技術(shù)_t4像素驅(qū)動電路設(shè)計ScanLineDataLineCstClcSwitchLCD

PixelPower

LineCstSwitchDrivingAMOLED

PixelScanLineDataLine電壓驅(qū)動控制電流驅(qū)動控制Vs.1T1C

2T1C

7T1CLCD為電壓驅(qū)動控制模式，基本結(jié)構(gòu)為1T1CAMOLED為電流驅(qū)動控制模式，基本結(jié)構(gòu)為2T1C，有一個Switch

TFT（開關(guān)），一個Driving

TFT（驅(qū)動），基本結(jié)構(gòu)為2T1C因OLED電流驅(qū)動控制比較精密，Driving

TFT的Vth差異會導致顯示不均，因此在2T1C的基礎(chǔ)上衍生出7T1C結(jié)構(gòu)，內(nèi)部補償Vth差異t1t1階段（準備階段）：第n個pixel：隨著T5/T6關(guān)閉，除T1外，所有TFT均關(guān)閉陣列工藝與技術(shù)_t4像素驅(qū)動電路設(shè)計≈-3.5V≈4.6VVss

≈3.5VVgh≈7V，Vgl≈-8Vt2t2階段（準備階段）：第n個pixel：僅T4打開，VI給A點一個初始電位陣列工藝與技術(shù)_t4像素驅(qū)動電路設(shè)計≈-3.5V≈4.6VVss

≈3.5VVgh≈7V，Vgl≈-8Vt3t3階段（寫入階段）：① T7打開，用VI將Anode位置電位復位② T4關(guān)閉，T3打開初始時T1導通，此時A點電位受B點影響，電壓持續(xù)寫入當A點電位升高至Vdata+Vth，T1關(guān)閉，A點電位維持在Vdata+Vth陣列工藝與技術(shù)_t4像素驅(qū)動電路設(shè)計≈-3.5V≈4.6VVss

≈3.5VVgh≈7V，Vgl≈-8Vt4t4階段（點亮階段）：

T5、T6打開，此時對于T1的Vgs=Vdata+Vth-Vdd當Vdata-Vdd<Vth時，T1導通??

??????T1導通后飽和區(qū)電流

Id=??

????????

??

??

?

??????????

??dd即經(jīng)過Anode電流

Id=??

????????

??

??data

?

??

??

，與??????無關(guān)，實現(xiàn)內(nèi)部補償陣列工藝與技術(shù)_t4像素驅(qū)動電路設(shè)計≈-3.5V≈4.6VVss

≈3.5VVgh≈7V，Vgl≈-8V陣列工藝與技術(shù)_t4整體驅(qū)動電路設(shè)計像素電路GOA電路輸入：Scan/EM

GOA信號輸入：①CK/XCK時鐘信號②STV初始波形信號③Vgh/Vgl固定電壓輸入：

Vdata數(shù)據(jù)電壓

Vdd/Vss/Vi固定電壓為實現(xiàn)像素電路點亮顯示畫面，需要輸入的Scan和GOA信號由GOA電路生成，亮度調(diào)節(jié)的Vdata信號則由IC輸出，經(jīng)Fanout進入像素區(qū)陣列工藝與技術(shù)_t4

Array工藝總覽Part2.MOSPLNANDPDLPSPSM/BPI

2PI

BufferPI

1Part3.Output柔性基板襯底，隔絕外界水氧，可采用單層或雙層

PI結(jié)構(gòu)PI：聚酰亞胺PIBuffer：SiO2M/B：SiO2或SiO2/SiNxMOS部分：Array核心結(jié)構(gòu)，通過時序設(shè)計輸出驅(qū)動電流（LCD中輸出電位）Buffer：SiNx/SiO2ACT：多晶硅層GI1：柵絕緣層

GI2：電容介質(zhì)層GE1：MOS柵極&電極板GE2：電容電極板ILD：GE與SD間絕緣層SD：源漏極層DH(O-ILD)：Padbending彎折區(qū)域有機填充層輸出部分：供給電流信號驅(qū)動ELPLN：平坦化層AND：陽極，電流輸出PDL：像素定義層，EL蒸鍍區(qū)域PS：隔墊柱，抵住EL

maskBufActGE

1GE

2GI

1GI

2ILDDHSDt4獨有Part1.Substratet4獨有為實現(xiàn)以上驅(qū)動架構(gòu)，大部分的電路均是由陣列工藝完成的陣列工藝與技術(shù)_Base

Array

Process

FlowLayerThicknessPI1PI10

umBarrier1SiO2600

nma-Si15?*PI2PI6

umBarrier2SiO2500

nm3LBufferSiNx50

nmSiO2300

nmPolyPoly-Si45

nmGI1SiO2120

nmGE1Mo250

nmGI2SiNx130

nmGE2Mo250

nmILDILD1SiO2300

nmILD2SiNx200

nmO-ILDPI干膜1.5

umSD1Ti/Al/Ti(Top)80/600/50

nmPVSiNx250

nmPLN1PI干膜1.5

umSD2Ti/Al/Ti(Top)80/600/50

nmPLN2PI干膜1.5

umAnodeITO/Ag/ITO(Top)15/110/10

nmPDLPI干膜1.5

umPSPI干膜1.5

um注：具體膜厚根據(jù)產(chǎn)品不同，有所變動，僅供參考Mask

1(Poly)Mask

2(GE1)Mask

3(GE2)Mask

4(DH1)Mask

10(PLN1)Mask

13(ANO)Mask

11(SD2)Mask

5(DH2)Mask

7(O-ILD)Mask

8(SD1)Mask14(PDL)Mask

9(PV)Mask

12(PLN2)Mask

6(CNT)Mask15(PS)SD1

PHOSD1

DRYSD1

STRArray

TestPre

CLN

(BOE)SD1

Depo.O-ILD

PHOCuringO-ILDAshDH2

PHODH2

DRYDH2

STRGE1Depo.GE1PHOPre

CLN

*GI2Depo.Pre

CLNGE2Depo.GE2PHOGE2DRYGE2STRANO

AshANO

Wet

1stepANO

STRPre

CLNANODepo.ANO

PHOPLN1

PHOCuringPLN1

AshPre

CLN

*ILD1/2Depo.Pre

CLNActiv./Hyd.DH1

DRYDH1

STRPre

CLNPVDepo.PVPHOPVDRYPVSTRSD2

DRYSD2

STRPre

CLN

#(BOE)SD2

Depo.SD2

PHOPLN2

PHOCuringPLN2

AshPDL

PHOCuringPSPHOCuringInitialCLNPI1

coatingPI1

CuringPre-Repair

CLNPre-CLNPre

CLN

(HFC)Barrier

1

Depo.GI1Depo.CHDPre

CLNGE1DRY

GE1STRP+

DopingPI2

coatingPI2

CuringPre-Repair

CLNPre-CLNBarrier

2

Depo.Pre

CLN3LDepo.De-Hydro.Pre

CLN

(HFC)ELAPolyPHOPolyDRYPolySTRSD1

Anneal

&

TEGCNT

PHOCNT

DRYCNT

STRCNT

AnnealPSAshTotalpitchTEGArray

TestCLNDH1

PHOCLN陣列工藝與技術(shù)_Base

Array

Process

FlowInitial

CLNPI凸起repairBarrier1

CLNBarrier1Depo.PI1

CoatingPI1

CuringPI2

CoatingPI2

CuringBarrier2

CLNBarrier2Depo.ProcessEQMaterialFunction

RecipeInitial

CLNCleanerParticle去除PI1

CoatingPICPIPI涂布干膜10umPI1

CuringCURPI固化PI凸起repair凸起repair修補PI表面particle凸起CVD600nm+15ASiO2/a-SiPI干膜6umPICCUR凸起repairCVDBarrier1

CLNBarrier1

Depo.PI2

CoatingPI2

Curing

PI凸起repairBarrier2

CLNBarrier2

Depo.SiO2成膜前清洗PI

buffer成膜

PI涂布

PI固化修補PI表面particle凸起成膜前清洗

buffer成膜500nmPI2凸起repairPI

Substrate采用雙層PI結(jié)構(gòu)陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

0_PI）Poly

PHTPre-3L

CLN3L

Depo.De-hydro.Process

EQ

MaterialFunctionRecipeCVDSiNx/SiO2/a-Si50/300/45nmELAHF/O3OED測試Pre-3L

CLN3L

Depo.De-hydro.Pre-ELA

CLNELAACT

PHTACT

DRYACT

STRPHTDRYSTR成膜前清洗

3L成膜去氫，防止ELA氫爆清洗，保溫層SiO2形成A-Si→p-SiMask→PR

patternPR

pattern→PolypatternPR

removePre-ELA

CLNELAPoly

DRYPoly

STRAOI

image：BufM/BPI

(Double)ActStucture：陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

1_Poly）Pre-GI1

CLNGI1

Depo.Structure：Process

EQ

MaterialFunctionRecipeHF

CLN120nmPre-GI

CLNGI1

Depo.Ch.

DopingCVD

SiO2IMP

P成膜前清洗柵絕緣層成膜溝道離子注入Pre-GE1

CLNGE1

Depo.PVDMo成膜前清洗柵極成膜250nmGE1

PHTPHTMask→PR

patternGE1

DRYDRYPR

pattern→GE

patternGE1

STRSTRPR

removeP+

DopingIMPB自對準源漏極摻雜1E15，36KevGE1

PHTGE1

DRYGE1

STRAOI

image：Pre-GE1

CLNGE1

Depo.P+

IMPCh.

DopingPI

(Double)M/BBufActGE

1GI

1陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

2_GE1）Pre-GI2

CLNGI2

Depo.GE2

PHTStructure：Process

EQ

MaterialFunctionRecipeCVDSiNxHF

CLN130nmPVDMo250nmPre-GI

CLNGI2

Depo.Pre-GE2

CLNGE2

Depo.GE2

PHTGE2

DRYGE2

STRPHTDRYSTR成膜前清洗Cst電介質(zhì)成膜成膜前清洗柵極成膜Mask→PR

pattern

PR

pattern→GE

patternPR

removeGE2

DRYGE2

STRAOI

image：Pre-GE2

CLNGE2

Depo.PI

(Double)M/BBufActGE

1GE

2GI

1陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

3_GE2）DH1

PHTProcess

EQ

MaterialFunctionRecipeHF

CLN300/200nm450℃

50minPadbending區(qū)蝕刻Pre-ILD

CLNILD

Depo.Pre

CLNActive&hydro.Pre

CLNDH1

PHTDH1

DRYDH1

STRCVD

SiO2/SiNxCLNFNACLNPHTDRYSTR清洗，Mo氧化去除間絕緣層成膜高溫前清洗

ACT活化&氫化活氫化后清洗Mask→PR

pattern

PR

pattern→DH

patternPR

removeAOI

image：DH1

DRYDH1

STR陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

4_DH1）Pre-ILD

CLNILD

Depo.Pre

CLNActive.&HydroPre

CLNM/BPI

(Double)BufActGE

1GE

2GI

1GI

2ILDStructure：Active

AreaPAD

AreaDH1DH2

PHTStructure：ProcessEQMaterialFunctionRecipeDH2

PHTPHTMask→PR

patternPadbending區(qū)域補蝕刻DH2

DRYDRYPR

pattern→DH

patternDH2

STRSTRPR

removeAOI

image：DH2

DRYDH2

STR陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

5_DH2）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaDH1DH2CNT

PHTFunctionRecipeMask→PR

pattern面內(nèi)挖孔PR

pattern→ILD

patternPR

remove孔洞去氫，調(diào)節(jié)SS烘烤后后清洗AOI

image：CNT

DRYCNT

STR陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

6_CNT）Process

EQ

MaterialCNT

PHT

PHTCNT

DRY

DRYCNT

STR

STRCNT

Anneal

FNACLN

CLNStructure：PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaDH1DH2CNT

AnnealCLNO-ILD

PHTStructure：Process

EQ

MaterialFunctionRecipeMask→有機物pattern1.5um有機物固化O-ILD

PHT

PHT

有機物O-ILD

Curing

OVNO-ILD

ASH

DRY防止有機物殘留AOI

image：O-ILD

CuringO-ILD

ASH陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

7_O-ILD）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2Pre-SD1

CLNSD1

Depo.Structure：Process

EQ

MaterialFunctionRecipePre-SD1

CLNSD1

Depo.PVD

Ti/Al/Ti成膜前清洗源漏極成膜BOE80/600/50nmSD1

PHTPHTMask→PR

patternSD1

DRYDRYPR

pattern→SD

patternSD1

STRSTRPR

removeSD1

AnnealFNA降低Rs，優(yōu)化SD-Poly接觸O2≤100ppmTEGTEGTFT、Rc、Rs、C量測SD1

PHTSD1

DRYSD1

STRAOI

image：SD1

AnnealTEG陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

8_SD1）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2SD1Structure：AOI

image：PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaPre-PV

CLNPV

Depo.FunctionRecipeProcess

EQ

MaterialPre-PV

CLN成膜前清洗PV

Depo.SD

PHTCVDPHTSiNx

PV層成膜

250nmMask→PR

patternSD

DRYDRYPR

pattern→PV

patternSD

STRSTRPR

removePV

PHTPV

DRYPV

STRO-ILDDH1DH2PVSD1陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

9_PV）PLN1

PHTStructure：Process

EQ

MaterialFunctionRecipeMask→有機物pattern1.5um有機物固化PLN1

PHT

PHT

有機物PLN1

Curing

OVNPLN1

ASH

DRY防止有機物殘留AOI

image：PLN1

CuringPLN1

ASH陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

10_PLN1）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2PVSD1PLN1Structure：AOI

image：陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

11_SD2）Pre-SD2

CLNSD2

Depo.Process

EQ

MaterialFunctionRecipePre-SD2

CLNSD2

Depo.PVD

Ti/Al/Ti成膜前清洗

BOE源漏極成膜

80/600/50nmSD2

PHTPHTMask→PR

patternSD2

DRYDRYPR

pattern→SD

patternSD2

STRSTRPR

removeATSATSOpen/Short測試等SD2

PHTSD2

DRYSD2

STRATSPI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2PVPLN1SD1SD2SD2Structure：AOI

image：陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

12_PLN2）PLN2

PHTProcess

EQ

MaterialFunctionRecipeMask→有機物pattern1.5um有機物固化PLN2

PHT

PHT

有機物PLN2

Curing

OVNPLN2

ASH

DRY防止有機物殘留PLN2

CuringPLN2

ASHPI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2PVPLN1SD1SD2PLN2SD2Pre-AND

CLNAND

Depo.AND

PHTStructure：Process

EQ

MaterialFunctionRecipePVDITO/Ag/ITO15/110/10nmPre-AND

CLNAND

Depo.AND

PHTAND

WETAND

STRPHTWETSTR成膜前清洗陽極成膜

Mask→PR

patternPR

pattern→AND

patternPR

removeAND

WETAOI

image：AND

STR陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

13_AND）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaPAD

AreaO-ILDDH1DH2PVPLN1SD1SD2PLN2SD2ANDProcessEQMaterialFunctionRecipePDL

PHTPHT有機物Mask→有機物pattern1.5umCuringOVN有機物固化AOI

image：PDL

PHTCuring陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

14_PDL）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaO-ILDDH1DH2PVPLN1SD1SD2PLN2SD2ANDPDLStructure：PS

PHTStructure：Process

EQ

MaterialFunctionRecipe有機物1.5umPS

PHTCuringASHTTPTEGATSPHTOVNDRYTTPTEGATSMask→有機物pattern有機物固化

防止有機物殘留

Total

pitch量測TFT、Rc、Rs、C量測

Open/Short測試等AOI

image：CuringASH陣列工藝與技術(shù)_Base

Array

Process

Flow

（PEP

15_PS）PI

(Double)M/BBufActGE

1GE

2GI

1GI

2ILDActive

AreaO-ILDDH1DH2PVPLN1SD1SD2PLN2SD2ANDPDLPSTTPTEGATS陣列工藝與技術(shù)_陣列減光罩技術(shù)導入①PV

Less技術(shù)：減少PV制程，仍可確保信賴性通過，減少1張光罩②MCD技術(shù)：如圖1所示，通過合并CNT&DH1制程，由3PEP→2PEP，減少1張光罩ANOANONormal（2PEP）Halftone（1PEP）PDLPDLPSPS1Poly

loss≈100?,與normal制程比較無差異圖1③HTM技術(shù)：如圖2所示，通過合并PDL&PS，減少1張光罩④MOP技術(shù)：如圖3所示，通過合并O-ILD與PLN制程，減少1張光罩⑤Single

SD：針對border要求較低產(chǎn)品，減少SD2&PLN2制程，減少2張光罩圖2圖3陣列工藝與技術(shù)_t4部分產(chǎn)品光罩數(shù)量統(tǒng)計No.產(chǎn)品開案時間尺寸SDMCDMOPHTPV

Less減光罩其他功能Total

PEP1T0（及衍生品）2018.085.9’Double××××0-152D2（及衍生品）2019.036.2’Single√××√4-113S2

（及衍生品）2019.056.67’Double√√√√4O-cutUC+1124S1-12019.066.47’Single√√√√6-95S3-1（及衍生品）2020.026.67’Double√√√√4O-cutUC+1126D1（及衍生品）2020.028.01’Double√√√√4-117S5（D1副屏）2020.026.52’Single√√√√6O-cutUC+110……陣列工藝與技術(shù)_O-Cut

UC技術(shù)（HIAA技術(shù)）1st

PIBufferGI1GI2ILDGE1GE2SD1SD2PLN1Cutting2nd

PISlit1Slit2DamjPDLPLNvData&Scan&EM

換線走線區(qū)upixelwPLN2封裝區(qū)1aBoder區(qū)

AA區(qū)Dummyd

efPDLAB封裝區(qū)2

&

(Multi-slit)kSlit3~9D

C競品COST增加一道UC

（under

cut）制程，制作

under

cut結(jié)構(gòu)，確保EL發(fā)光材料隔斷36Part2EL及觸控技術(shù)簡介EL工藝與技術(shù)_EL發(fā)光原理最高電子占有軌道(類似無機半導體的價帶)最低電子未占有軌道(類似無機半導體的導帶)*發(fā)光材料吸收能量產(chǎn)生躍遷，再從激發(fā)態(tài)（LUMO）回到基態(tài)（HOMO），釋放光能25%75%Normal：

ΔEST

＞500meVTADF：

ΔEST

≤100meVHTLanode+++-HILEBL++-cathode---EIL1

Injection(hole)Transport(hole)2EML3

ExcitEmission41

Injection(e)Transport(e)2Optical

turning(in

top

emission)ChargeblocETLHBLonkingRecombination

time：

<10-9

sec(F)<10-6

sec(P)Transporting

time：

<10-6

secEL工藝與技術(shù)_EL發(fā)光原理*通過各膜層的控制，確保電子和空穴在EML發(fā)光層結(jié)合為激子，將能量傳遞給發(fā)光材料，實現(xiàn)電能向光能轉(zhuǎn)變EL工藝與技術(shù)_EL發(fā)光器件陽極：透明材料(ITO)陰極：反射材料(thick

MgAg/Al;

Al-LiF)Limitation:開口率低，僅適用于較低PPI產(chǎn)品陽極：反射材料(ITO/Ag/ITO)陰極：半透材料(thin

MgAg)Advantages:可不考慮開口率，產(chǎn)品PPI相對較高BottomemissionTop

emission在中小尺寸上，均采用top

emission，頂發(fā)光方式；在大型TV顯示上，一般采用的是bottom

emission，底發(fā)光方式；EL工藝與技術(shù)_EL發(fā)光器件LiFLayerFunctionC

series

VendorLiF保護EL器件，阻擋PlasmaHPRSCPL保護EL器件，阻擋UV提升出光效率DuksanAgMg陰極LTCItascoYb電子注入ItascoETL電子傳輸IKLiq奧來德EICL空穴阻擋/BD藍光發(fā)光IKBHIKFLB電子阻擋、微調(diào)調(diào)整IKGD綠光發(fā)光UDCGHSDIFLG電子阻擋、微調(diào)調(diào)整MerckRD紅光發(fā)光UDCRHFLRDupont電子阻擋、微調(diào)調(diào)整DupontHTL空穴傳輸MerckPD空穴注入Novaled無機材料有機材料材料在國產(chǎn)方面與華睿合作，階段性導入CPL、HTL、FLR/FLG、RH/GHEL工藝與技術(shù)_EL像素設(shè)計SPR是一種子像素渲染技術(shù)（Sub-PixelRendering），在PPI達到一定水準以后，可以使用少于3原色配置設(shè)計，利用驅(qū)動控制的手段，正常顯示常規(guī)LCD顯示像素排列水平方向“借色”AMOLED顯示像素排列

SPR垂直方向“借色”EL工藝與技術(shù)_EV工藝SubTFTO2/N2Shower

headSpraynozzleSubTFT

Sub

TFTHILO-MasksourceTFTHIL

HTLTFTHIL

HTLSubTFTSubTFT。。。PTO-MaskFMM_BClean除去Particle等臟污Oven烘干，去除水分陽極表面活化除去有機殘留P-DopantHTL

Sub

FLB/Blue

Sub

FLBblueTFTHILFLBblueHTL

FLGFMM_GFLG

Sub

TFTHILFLBBlueHTLFGLreGenFMM_GGreen

Sub

SubTFTHILFBLluBeHTLFGLreGenTFTHILHTLFLBBlueFGLreGenFLRFLRRedTFTHILHTLFBLluBeFGLreGeFLRRedHBnLFMM_RO-MaskFMM_RTFTHILFBLluBeHTLFGLreGeFLRRedHBnLMETLTFTHILHTLFBLluBeFGLreGeFLRRedHBnLMETL

EILTFTHILFBLluBeHTLFGLreGenFLRRedHBLMETLEILCatSubTFTHILFLBBlueHTLFGLreGeFLRRedHBnLMETLEILCatCPLHILFLBBlueHSuTbL

FTGFLrTeGeFLRRedHBnLMETLEILCatCPLLiFO-MaskRed

Sub

FLREICL

Sub

ETL

Sub

M-MaskYb

Sub

M-MaskM-MaskCathode

Sub

CPLLiFO-Mask真空環(huán)境：~10-4~10-5PaDepositionEV工藝包含前制程處理（確保基板表面清潔和陽極表面活化）和全膜層蒸鍍蒸鍍遮罩

FMM遮罩框TFT基板對位精度須控制在3um以內(nèi)對位精度須控制在4um以內(nèi)制造精度須控制在3um以內(nèi)DNP

：業(yè)界高精度FMM制造商日立金屬Hitachi：FMM使用原材超因瓦板的唯一生產(chǎn)商均與三星顯示戰(zhàn)略合作公司（未來應對WQHD等更高PPI要求，會受板材供應制約）Fine

metal

maskEL工藝與技術(shù)_Fine

Metal

Mask介紹inva材料熱膨脹系數(shù)較佳23.553.5-340Ni-CoInvarTemperature（℃）Deformation（um/100mm）Ni

&Ni-CoNi

FeCTE：13

?

10??/℃CTE：

2

?

10??/℃EL工藝與技術(shù)_封裝的必要性Metal

Electrode/Organic→對H2O,O2很脆弱，并需要防止氧化因氧氣引起的Metal電極的氧化→剝離現(xiàn)象因H2O引起加速有機物的氧化及結(jié)晶化→發(fā)光領(lǐng)域縮小的Pixel

Shrinkage現(xiàn)象發(fā)光領(lǐng)域內(nèi)dark

spot的產(chǎn)生更嚴重的發(fā)光區(qū)域DiscolorationDark-spotDiscolorationShrinkageNormalOLEDEncapsulationGetter

Type吸濕剤型

(Bottom

Emission)底發(fā)光Metal

Lid

Type金屬蓋板型Glass

Lid

Type玻璃蓋板型Adhesive

:

Epoxy黏著劑:環(huán)氧型Non-Getter

Type無吸濕剤型

(Bottom

&

Top

Emission)

底發(fā)光&頂發(fā)光Frit

Sealing激光燒結(jié)密封TFE薄膜封裝

(Thin

Film

Encap.)Glass

Encap玻璃封裝封裝方式*柔性O(shè)LED使用方式EL工藝與技術(shù)_封裝設(shè)計與工藝SiNSiON-iIJP(10um)SiON-iSiON-bSiON-iLiFSiNIJP(12um)SiNLiFSiNSiOIJP(12um)SiOSiNLiFSiNSiON-iIJP(12um)SiON-iSiON-bLiF……鍍膜，PECVD柔性玻璃基板Open

Mask掩模板Ink圖形打印Ink流平&

UV光固化鍍膜，PECVDTop

lamination柔性O(shè)LED采用多層薄膜封裝技術(shù)，使用有機無機疊層結(jié)果，t4相應的封裝結(jié)構(gòu)演變?nèi)缦拢焊街栴}

Defect

問題2018年以前 2018年 2019年

NowEL封裝結(jié)構(gòu)從2018年以來，主要對于附著性和阻水氧特性、應力、n值（光路）、減薄