第七章 組合邏輯電路設(shè)計(jì)

第七章組合邏輯電路設(shè)計(jì)第1頁，課件共50頁，創(chuàng)作于2023年2月定義：任一時(shí)刻的輸出僅僅取決于當(dāng)時(shí)的輸入，與電路原來的狀態(tài)無關(guān)，這樣的數(shù)字電路叫做組合邏輯電路。常用組合邏輯電路有以下幾種：

概述1、各種基本門電路（與門、或門、非門、異或門…）2、多選器（二選一、四選一、八選一、…)3、編碼器4、譯碼器5、奇偶校驗(yàn)器6、三態(tài)門7、緩沖器第2頁，課件共50頁，創(chuàng)作于2023年2月用自下至上的設(shè)計(jì)方法設(shè)計(jì)一個(gè)三人表決器第一步，選擇邏輯元、器件。我們選擇與非門。第二步，進(jìn)行電路設(shè)計(jì)。列真值表畫卡諾圖化簡(jiǎn)并寫出邏輯函數(shù)表達(dá)式畫邏輯電路圖第3頁，課件共50頁，創(chuàng)作于2023年2月組合邏輯電路設(shè)計(jì)方法（補(bǔ)充）設(shè)計(jì)步驟：（1）建立描述邏輯問題的真值表①分析題目所給的條件②找出問題的條件與目的及因果關(guān)系③確定輸入、輸出變量④列出真值表（2）由真值表寫出邏輯函數(shù)表達(dá)式；(如：用最小項(xiàng)積之和的形式）（3）對(duì)輸出邏輯函數(shù)進(jìn)行化簡(jiǎn)（4）畫出邏輯電路圖

第4頁，課件共50頁，創(chuàng)作于2023年2月基本的門電路包括有“與”門、“或”門、“非”門、“與非”門、“或非”門、“異或”門等等，它門是構(gòu)成邏輯電路的基礎(chǔ)。7.1簡(jiǎn)單門電路第5頁，課件共50頁，創(chuàng)作于2023年2月設(shè)計(jì)實(shí)例1：2輸入“與非”門電路設(shè)計(jì)aby輸入輸出aby001011101110&第6頁，課件共50頁，創(chuàng)作于2023年2月設(shè)計(jì)方案1：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYnand2_1IS PORT(a,b:INSTD_LOGIC; y:OUTSTD_LOGIC);ENDENTITYnand2_1;ARCHITECTUREnandOFnand2_1ISBEGINy<=aNANDb;ENDARCHITECTUREnand;此設(shè)計(jì)方案，描述很簡(jiǎn)潔，接近于2輸入與非門的行為描述，易于閱讀。NAND是邏輯運(yùn)算符“與非”。第7頁，課件共50頁，創(chuàng)作于2023年2月LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYnand2_2ISPORT(a,b :INSTD_LOGIC; y :OUTSTD_LOGIC);ENDENTITYnand2_2;ARCHITECTUREnandOFnand2_2ISBEGINPROCESS(a,b)ISVARIABLEcomb:STD_LOGIC_VECTOR(1DOWNTO0);BEGINcomb:=a&b;CASEcombISWHEN"00"=>y<='1';WHEN"01"=>y<='1';WHEN"10"=>y<='1';WHEN"11"=>y<=‘0';WHENOTHER=>y<=‘X';ENDCASE;ENDPROCESS;ENDARCHITECTUREnand;

設(shè)計(jì)方案2：此設(shè)計(jì)方案，以2輸入與非門的真值表為依據(jù)來編寫的，羅列了2輸入與非門的每種輸入狀態(tài)及其對(duì)應(yīng)的輸出結(jié)果。CASE語句從許多不同的語句的序列中選擇其中之一執(zhí)行。case表達(dá)式iswhen分支條件=>順序處理語句；when分支條件=>順序處理語句；when分支條件=>順序處理語句；endcase；┇并置運(yùn)算符“&”用于位的連接，構(gòu)成了兩位長(zhǎng)度位矢量第8頁，課件共50頁，創(chuàng)作于2023年2月課堂練習(xí)請(qǐng)用VHDL設(shè)計(jì)一個(gè)三輸入與非門。第9頁，課件共50頁，創(chuàng)作于2023年2月LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYNAND3ISPORT(A,B,C:INSTD_LOGIC；Q:OUTSTD_LOGIC)；ENDENTITYtest1；ARCHITECTURENANDOFNAND3ISBEGINQ<=not（AandBandC）；ENDARCHITECTUREtest1；第10頁，課件共50頁，創(chuàng)作于2023年2月在數(shù)字系統(tǒng)中，譯碼器的功能是將一種數(shù)碼變換成另一種數(shù)碼。譯碼器的輸出狀態(tài)是其輸入變量各種組合的結(jié)果。譯碼器的輸出既可以用于驅(qū)動(dòng)或控制系統(tǒng)其他部分，也可驅(qū)動(dòng)顯示器，實(shí)現(xiàn)數(shù)字、符號(hào)的顯示。碼器是一種組合電路，工作狀態(tài)的改變無需依賴時(shí)序脈沖。譯碼器可分為數(shù)碼譯碼和顯示譯碼兩大類。7.2譯碼器第11頁，課件共50頁，創(chuàng)作于2023年2月3-8譯碼器設(shè)計(jì)3個(gè)二進(jìn)制輸入端A0、A1、A2,8個(gè)譯碼輸出端Y0-Y7。對(duì)輸入值進(jìn)行譯碼，就可以確定哪個(gè)輸出端為有效電平，從而達(dá)到譯碼目的。G1、G2A、G2B是3個(gè)選通輸入端，只有在G1=1,G2A=0,G2B=0時(shí)，譯碼器正常譯碼，否則Y0-Y7均為高電平。第12頁，課件共50頁，創(chuàng)作于2023年2月

輸入輸出G1

G2A

G2B

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

×1××××11111111××1×××111111110×××××1111111110000001111111100001101111111000101101111110001111101111100100111101111001011111101110011011111101100111111111103線—8線譯碼器74138真值表

第13頁，課件共50頁，創(chuàng)作于2023年2月

按數(shù)據(jù)流描述方式編寫的3線—8線譯碼器74138LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder138ISPORT(G1,G2A,G2B:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYdecoder138;ARCHITECTUREdataflowOFdecoder138ISBEGINPROCESS(G1,G2A,G2B,A)ISBEGINIF(G1='1'ANDG2A='0'ANDG2B='0')THEN第14頁，課件共50頁，創(chuàng)作于2023年2月

CASEAISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111011";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHENOTHERS=>Y<="01111111";ENDCASE;ELSEY<="11111111";ENDIF;ENDPROCESS;ENDARCHITECTUREdataflow;case表達(dá)式iswhen分支條件=>順序處理語句；when分支條件=>順序處理語句；when分支條件=>順序處理語句；endcase；┇第15頁，課件共50頁，創(chuàng)作于2023年2月7.2編碼器

用一組二進(jìn)制代碼按一定規(guī)則表示給定字母、數(shù)字、符號(hào)等信息的方法稱為編碼，能夠?qū)崿F(xiàn)這種編碼功能的邏輯電路稱為編碼器。第16頁，課件共50頁，創(chuàng)作于2023年2月輸入輸出I0

I1

I2

I3I4

I5I6I7

A2

A1

A0

10000000000010000000010010000001000010000011000010001000000010010100000010110000000011118線—3線編碼器真值表

A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7

邏輯表達(dá)式：第17頁，課件共50頁，創(chuàng)作于2023年2月例：采用行為描述方式的8線—3線編碼器VHDL源代碼

（依據(jù)邏輯表達(dá)式）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoder83_v1ISPORT(I0,I1,I2,I3,I4,I5,I6,I7:INSTD_LOGIC;A0,A1,A2:OUTSTD_LOGIC);ENDENTITYcoder83_v1;ARCHITECTUREbehaveOFcoder83_v1ISBEGINA2<=I4ORI5ORI6ORI7;A1<=I2ORI3ORI6ORI7;A0<=I1ORI3ORI5ORI7;ENDARCHITECTUREbehave;第18頁，課件共50頁，創(chuàng)作于2023年2月例：采用數(shù)據(jù)流描述方式的8線—3線編碼器VHDL源代碼（依據(jù)真值表）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoder83_v2ISPORT(I:INSTD_LOGIC_VECTOR(7DOWNTO0);A:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDENTITYcoder83_v2;ARCHITECTUREdataflowOFcoder83_v2ISBEGINPROCESS(I)ISBEGIN第19頁，課件共50頁，創(chuàng)作于2023年2月CASEIISWHEN"10000000"=>A<="111";WHEN"01000000"=>A<="110";WHEN"00100000"=>A<="101";WHEN"00010000"=>A<="100";WHEN"00001000"=>A<="011";WHEN"00000100"=>A<="010";WHEN"00000010"=>A<="001";WHENOTHERS=>A<="000";ENDCASE;ENDPROCESS;ENDARCHITECTUREdataflow;第20頁，課件共50頁，創(chuàng)作于2023年2月優(yōu)先編碼器優(yōu)先編碼器常用于中斷的優(yōu)先控制。當(dāng)其某一個(gè)輸入有效時(shí)，就可以輸出一個(gè)對(duì)應(yīng)的3位二進(jìn)制碼。另外，當(dāng)同時(shí)有幾個(gè)輸入有效時(shí)，將輸出優(yōu)先級(jí)最高的那個(gè)輸入所對(duì)應(yīng)的二進(jìn)制碼。第21頁，課件共50頁，創(chuàng)作于2023年2月低電平有效input（0）優(yōu)先級(jí)最高，input(1)優(yōu)先級(jí)次之，如此類推，input(7)優(yōu)先級(jí)最低第22頁，課件共50頁，創(chuàng)作于2023年2月LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYpriorityencoderISPORT(input:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDENTITYpriorityencoder;ARCHITECTURErtlOFpriorityencoderIS

BEGINPROCESS(input)ISBEGINIF(input(0)=‘0’)THENy<=“111”;ELSIF(input(1)=‘0’)THEN

y<=“110”;按行為數(shù)據(jù)流方式編寫優(yōu)先編碼器的VHDL源代碼如下：方法：利用if多選擇語句自頂向下的優(yōu)先特性input（0）優(yōu)先級(jí)最高，input(1)優(yōu)先級(jí)次之，如此類推，input(7)優(yōu)先級(jí)最低第23頁，課件共50頁，創(chuàng)作于2023年2月

ELSIF(input(2)=‘0’)THEN

y<=“101”;

ELSIF(input(3)=‘0’)THEN

y<=“100”;

ELSIF(input(4)=‘0’)THEN

y<=“011”;

ELSIF(input(5)=‘0’)THEN

y<=“010”;

ELSIF(input(6)=‘0’)THEN

y<=“001”;ELSE

y<=“000”;ENDIF;ENDPROCESS;ENDARCHITECTURErtl;利用IF多選擇語句，自頂向下的優(yōu)先特性。第24頁，課件共50頁，創(chuàng)作于2023年2月注意：采用數(shù)據(jù)流編寫優(yōu)先編碼器時(shí)，因?yàn)閂HDL語言目前還不能描述任意項(xiàng)，即下面的語句形式是非法的：WHEN“0XXXXXXX”=>A<=“000”；因此不能用CASE語句來描述74148，而采用IF語句對(duì)74148進(jìn)行了邏輯描述。第25頁，課件共50頁，創(chuàng)作于2023年2月7.3選擇器在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。

第26頁，課件共50頁，創(chuàng)作于2023年2月8選1數(shù)據(jù)選擇器設(shè)計(jì)YbD7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010XXX1A0A1A2GY地址選擇使能輸出輸入741518選1數(shù)據(jù)選擇器真值表

第27頁，課件共50頁，創(chuàng)作于2023年2月參考74151的真值表，采用IF語句結(jié)構(gòu)編寫的VHDL源代碼如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDENTITYmux8;ARCHITECTUREdataflowOFmux8ISBEGINPROCESS(A,D0,D1,D2,D3,D4,D5,D6,D7,G)IS用IF語句設(shè)計(jì)8選1選擇器第28頁，課件共50頁，創(chuàng)作于2023年2月BEGINIF(G='1')THENY<='0';YB<='1';ELSIF(G='0'ANDA="000")THENY<=D0;YB<=NOTD0;

ELSIF(G='0'ANDA="001")THENY<=D1;YB<=NOTD1; ELSIF(G='0'ANDA="010")THENY<=D2;YB<=NOTD2;

ELSIF(G='0'ANDA="011")THENY<=D3;YB<=NOTD3;用IF語句設(shè)計(jì)8選1選擇器（續(xù)）多選擇控制的IF語句格式：

IF

條件

THEN

順序處理語句；

ELSIF

條件

THEN

順序處理語句；

┄

ELSIF

條件

THEN

順序處理語句；

ELSE

順序處理語句；

END

IF;第29頁，課件共50頁，創(chuàng)作于2023年2月

ELSIF(G='0'ANDA="100")THENY<=D4;YB<=NOTD4;

ELSIF(G='0'ANDA="101")THENY<=D5;YB<=NOTD5;ELSIF(G='0'ANDA="110")THENY<=D6;YB<=NOTD6;ELSEY<=D7;YB<=NOTD7;ENDIF;ENDPROCESS;ENDARCHITECTUREdataflow;用IF語句設(shè)計(jì)8選1選擇器（續(xù)）第30頁，課件共50頁，創(chuàng)作于2023年2月參考74151的真值表，采用CASE語句結(jié)構(gòu)編寫的VHDL源代碼如下LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A2,A1,A0:INSTD_LOGIC;D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDENTITYmux8;ARCHITECTUREdataflowOFmux8ISSIGNALcomb:STD_LOGIC_VECTOR(3DOWNTO0);BEGINcomb<=G&A2&A1&A0;用CASE語句設(shè)計(jì)8選1選擇器并置運(yùn)算符“&”用于位的連接，構(gòu)成了四位長(zhǎng)度位矢量第31頁，課件共50頁，創(chuàng)作于2023年2月PROCESS(comb,D0,D1,D2,D3,D4,D5,D6,D7,G)ISBEGINCASEcombISWHEN"0000"=>Y<=D0;YB<=NOTD0;WHEN"0001"=>Y<=D1;YB<=NOTD1;

WHEN"0010"=>Y<=D2; YB<=NOTD2;WHEN"0011"=>Y<=D3; YB<=NOTD3; WHEN"0100"=>Y<=D4; YB<=NOTD4;WHEN"0101"=>Y<=D5; YB<=NOTD5;用CASE語句設(shè)計(jì)8選1選擇器（續(xù)）Case語句使用注意：1）分支條件的值必須在表達(dá)式的取值范圍內(nèi)。2）兩個(gè)分支條件不能重疊。3）CASE語句執(zhí)行時(shí)必須選中，且只能選中一個(gè)分支條件。4）如果沒有others分支條件存在，則分支條件必須覆蓋表達(dá)式所有可能的值。std_logc,std_logic_vector數(shù)據(jù)類型要特別注意使用others分支條件。第32頁，課件共50頁，創(chuàng)作于2023年2月WHEN"0110"=>Y<=D6; YB<=NOTD6;WHEN"0111"=>Y<=D7; YB<=NOTD7;WHENOTHERS=>Y<='0'; YB<='1';ENDCASE;ENDPROCESS;ENDARCHITECTUREdataflow;用CASE語句設(shè)計(jì)8選1選擇器（續(xù)）第33頁，課件共50頁，創(chuàng)作于2023年2月其中:A和B是兩個(gè)相加的8位二進(jìn)制數(shù);Cin是低位進(jìn)位位;S是A、B相加之和;Co是A、B相加之后的進(jìn)位位。7.4加法器

加法器是數(shù)字電路中的基本運(yùn)算單元，下例是直接利用VHDL運(yùn)算符“+”實(shí)現(xiàn)加法運(yùn)算的8位加法器源代碼。第34頁，課件共50頁，創(chuàng)作于2023年2月輸入輸出CIABSCO0000000110010100110110010101011100111111全加器真值表第35頁，課件共50頁，創(chuàng)作于2023年2月LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder8ISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTO0);Cin:INSTD_LOGIC;Co:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYadder8;聲明了IEEE庫(kù)中的包集合STD_LOGIC_UNSIGNED，才能對(duì)STD_LOGIC_VECTOR類型數(shù)據(jù)進(jìn)行加減運(yùn)算把兩位輸入A,B分別定義成8位二進(jìn)制數(shù)，輸出S也定義成8位二進(jìn)制數(shù)，低位進(jìn)位和高位進(jìn)位定義為1位邏輯位

帶進(jìn)位的8位加法器設(shè)計(jì)第36頁，課件共50頁，創(chuàng)作于2023年2月ARCHITECTUREbehaveOFadder8ISSIGNALSint:STD_LOGIC_VECTOR(8DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(8DOWNTO0);BEGINAA<='0'&A(7DOWNTO0);BB<='0'&B(7DOWNTO0);Sint<=AA+BB+Cin;S(7DOWNTO0)<=Sint(7DOWNTO0);Co<=Si