集成電路設(shè)計(jì)-器件設(shè)計(jì)技術(shù)

1集成電路設(shè)計(jì)第四章器件設(shè)計(jì)技術(shù)2主要內(nèi)容MOS晶體管工作原理MOS晶體管直流特性柵電容驅(qū)動34-1二極管（Diode）pnBASiO2AlBnpAAlAB

4空間電荷與電場holediffusionelectrondiffusionpnChargeDensityDistancex+-ElectricalxFieldxPotentialVxrW2-W1y0(a)Currentflow.(b)Chargedensity.(c)Electricfield.(d)Electrostaticpotential.5正向電流IS與二極管面積、摻雜水平等有關(guān)64-2MOS晶體管的工作原理ASwitchAnMOSTransistor7TheNMOSTransistorGateoxiden+SourceDrainpsubstrateBulk(Body)p+stopperField-Oxide(SiO2)n+PolysiliconGateLW8SwitchModelofNMOSTransistorGateSource(ofcarriers)Drain(ofcarriers)|VGS||VGS|<|VT||VGS|>|VT|Open(off)(Gate=‘0’)Closed(on)(Gate=‘1’)Ron9SwitchModelofPMOSTransistorGateSource(ofcarriers)Drain(ofcarriers)|VGS||VGS|>|VDD–|VT|||VGS|<|VDD–|VT||Open(off)(Gate=‘1’)Closed(on)(Gate=‘0’)Ron10MOSFETgateascapacitor單位面積電容：Cox=ε0εox/tox柵氧介電常數(shù)：εox=3.9ε0εox=3.45x10-13F/cm真空介電常數(shù)：ε0=8.854x10-14F/cmgatesubstrateSiO2Vg+-tox柵氧厚度11溝道（channel）形成12Vgs=0，P-N結(jié)反向，不導(dǎo)通；Vgs>0，形成耗盡層（depletionregion

)（多數(shù)載流子運(yùn)動）；Vgs>Vt，并繼續(xù)增大，形成反型層（inversionregion）（少數(shù)載流子運(yùn)動）；Vt—開啟電壓；形成溝道。溝道厚度隨Vgs增大，導(dǎo)通電阻隨之減小，可變電阻。13源漏電壓與工作狀態(tài)gatedrainsourcecurrentIdVds<Vgs-VtgatedrainsourcecurrentIdgatedrainsourceIdVds=Vgs-VtVds>Vgs-VtVgs>Vt并保持不變Vds=0，不導(dǎo)通，截止區(qū)；Vgs–Vt>Vds>0，導(dǎo)通，線性區(qū)（電流與Vds成線性關(guān)系）；Vds>Vgs–Vt

，溝道夾斷，飽和區(qū)；14154-3MOS晶體管的直流特性NMOS電流-電壓特性當(dāng)Vgs>Vt

，且保持不變，有溝道電荷QC

IDS=QC/τ多數(shù)載流子平均傳輸時(shí)間：τ

=L/νν=μn*EDSμn——（N型材料）電子遷移率溝道水平方向電場：EDS=Vds/L得到：τ

=L/ν=L/μn*EDS=L2/（μn*Vds）16Vgs–Vt>Vds>0，線性區(qū)IDSQC=ε0*εox*Eg*W*LEg=[(Vgs–Vt)-Vds/2]/toxIDS=QC/ττ

=L/ν=L/μn*EDS=L2/（μn*Vds）IDS=μnCox(W/L)*[(Vgs–Vt)-Vds/2]Vds17線性區(qū)IDSIDS=μnCox(W/L)*[(Vgs–Vt)-Vds/2]Vds工藝因子（Processtransconductance

）k’=μnCox導(dǎo)電因子

n=k’（W/L）IDS=

n

[(Vgs–Vt)-Vds/2]Vds18結(jié)論多數(shù)載流子平均傳輸時(shí)間：τ

=L/ν=

L2/（μn*Vds）速度與L有關(guān)，L小，速度快！IDS=

n

[(Vgs–Vt)-Vds/2]Vds

n=k’（W/L）；一般情況下，L為工藝最小線寬，通過改變W改變

n

；（W/L）——

n

——IDS

k’=μnCox=μnε0εox/toxTox——k’——

n

——IDS提高靈敏度，速度。19飽和區(qū)取Vgs–Vt=VdsId=0.5k’(W/L)(Vgs-Vt)2Pinch-offIDS=βn

[(Vgs–Vt)-Vds/2]Vds20Current-VoltageRelations00.511.522.50123456x10-4VDS(V)ID(A)VGS=2.5VVGS=2.0VVGS=1.5VVGS=1.0VResistiveSaturationVDS=VGS-VT21PMOS電流-電壓特性-2.5-2-1.5-1-0.50-1-0.8-0.6-0.4-0.20x10-4VDS(V)ID(A)Assumeallvariablesnegative!VGS=-1.0VVGS=-1.5VVGS=-2.0VVGS=-2.5V220.5

mtransconductancesn-type:μn=1360cm2/V.skn’=73

A/V2k’=μnCox=μnε0εox/toxVtn=0.7Vp-type:μp=480cm2/V.skp’=21

A/V2Vtp=-0.8V

β

n=k’（W/L）Id=0.5k’(W/L)(Vgs-Vt)2234-3尺寸縮小、開關(guān)電阻小尺寸MOSFET長溝道與短長溝道開關(guān)電阻24小尺寸MOSFET——尺寸縮小原理按照結(jié)構(gòu)方式縮?。篧’=W/sL’=L/s晶體管面積：A’=A/s2S=2時(shí)，A’=A/s2=25%*A寬長比：W’/L’=W/L氧化層電容：Cox=ε0εox/tox25若：tox’=tox/s則：Cox’=s*Cox由于工藝因子：k’=μCox導(dǎo)電因子：

=k’（W/L）

則縮小后的導(dǎo)電因子變?yōu)椋?/p>

’=s*

注意——柵氧層厚度不一定能夠按比例縮小tox’=tox/s26FET電阻Rn≈1/[

n

(Vgs–Vt)]Rn

’=1/[s*

n

(VDD

–Vt)]=Rn/s27若電源電壓和開啟電壓按比例縮小：VDD’

=VDD/sVT’

=VT/s則縮小的FET電阻將不變：Rn

’=1/[s*

n

(VDD

/s–Vt

/s)]=Rn電壓縮小基礎(chǔ)——器件尺寸縮小時(shí)，也降低電壓。若：VDS’

=VDS/sVGS’

=VGS/s28線性區(qū)電流：IDS=

n

[(Vgs–Vt)-Vds/2]VdsIDS’=

n

’[(Vgs

/s–Vt

/s)-Vds/2s]Vds

/sIDS’=IDS/s晶體管功耗：P’=（Vds

/s）*（IDS/s）=Vds

*IDS/s2功耗減少了1/s2倍。減少尺寸，同時(shí)希望降低電源電壓。29長溝道與短長溝道VIDLong-channeldeviceShort-channeldeviceDSVDSATVGS-VTVGS=VDD尺寸縮小——面積減??；溝道變短；開啟電壓降低（幾何溝道效應(yīng)）3031IDS=

n

[(Vgs–Vt)-Vds/2]VdsRn=Vds/IDS=1/{

n

[(Vgs–Vt)-Vds/2]}Rn≈1/[

n

(Vgs–Vt)]Rn∝1/

n∝(L/W)TheTransistorasaSwitch——電阻32334-4柵電容的驅(qū)動+Qi(t)v(t)-QgatesubstrateSiO2Vg+-tox