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文檔簡介

第第頁XilinxFPGA的GTx的參考時鐘本文主要介紹Xilinx(FPGA)的GTx的參考(時鐘)。下面就從參考時鐘的模式、參考時鐘的選擇等方面進(jìn)行介紹。

參考時鐘的模式

參考時鐘可以配置為輸入模式也可以是輸出模式,但是在運行期間不能切換。作為輸入時,用于驅(qū)動Quad或者channelPLLs,作為輸出時,可以來自于同一個Quad中的任意一個channel。7系列的GTx只能作為輸入,而Ultra和Ultra+系列的還可以作為輸出。

作為輸入模式時,7系列和Ultra是通過50Ω連接到4/5MGTAVCC上,Ultra+是通過50Ω連接到MGTAVCC上。后端根據(jù)不同系列器件給到不同IBUFDS_G(TE)。

作為輸出模式時,可以配置為從OBUFDS_GTE3/4或者OBUFDS_GTE3/4_(AD)V輸出,UseOBUFDS_GTE3/4whentheRXRECCLKOUTisalwaysderivedfromthesamechannel.如果提供RXRECCLKOUT的通道在運行時可以改變,則使用OBUFDS_GTE3/4_ADV。

參考時鐘的選擇

7系列FPGA中的GTP(收發(fā)器)提供不同的參考時鐘輸入選項。時鐘選擇和可用性與7系列GTX/GTH收發(fā)器略有不同之處在于,參考時鐘路由是東西向而不是南北向。只能復(fù)用鄰近的四分器的相同半部分(一個四分器分為兩半部分)(參考時鐘提供給PLL在一個給定的四也可以從相鄰的四在同一個設(shè)備的一半來源。位于設(shè)備上半部分的Quad可以與位于上半部分的其他Quad共享其兩個本地參考時鐘。類似地,位于設(shè)備下半部的Quad可以與位于下半部的另一個Quad共享其兩個參考時鐘。)

7系列FPGA中的GTX/GTH收發(fā)器提供不同的參考時鐘輸入選項。時鐘選擇和可用性類似于Virtex-6FPGAGTX/GTH收發(fā)器,但參考時鐘選擇架構(gòu)同時支持基于LC槽(或QPLL)和(環(huán)形)(振蕩器)(或CPLL)的PLL。可以復(fù)用鄰近上下兩個Quad(一個Quad的參考時鐘(Q(n))也可以通過GTNORTHREFCLK從下面的QUAD(n-1))獲得,或者從上面的QuAD(Q+1)獲得。第三次。用于支持堆疊硅互連的器件(SSI)技術(shù),經(jīng)由GTNORTHREFCLK和GTSOUTREFCLK(端口)的參考時鐘共享被限制在其自己的超級邏輯區(qū)域(SLR)內(nèi)。)

UltraScale設(shè)備中的GTH收發(fā)器提供不同的參考時鐘輸入選項。時鐘選擇和可用性類似于7系列FPGAGTX/GTH收發(fā)器,但參考時鐘選擇架構(gòu)支持兩個LC槽(或QPLL)和一個基于環(huán)形振蕩器(或CPLL)的PLL。可以復(fù)用鄰近的上下各兩個Quad(Quad的參考時鐘(Q(n)))也可以從下面最多兩個Quad中獲得(q(n-1)或q(n-2))通過GTSOUTHREFCLK通過GTNORTHREFCLK或從最多兩個四次(Q(n+1)或Q(n+2))通過GTSOUTHREFCLK。

對于支持堆疊硅互連(SSI)技術(shù)的器件,通過GTNORTHREFCLK和GTSOUTREFCLK端口共享的參考時鐘被限制在其自己的超級邏輯區(qū)域(SLR)內(nèi)。)

UltraScale設(shè)備中的GTY收發(fā)器提供不同的參考時鐘輸入選項。時鐘選擇和可用性是類似于7系列fpgagtx/gth收發(fā)器,但參考時鐘選擇架構(gòu)支持兩個液晶池(或qpll)和一個環(huán)形振蕩器(或cpll)基于鎖相環(huán),可以復(fù)用鄰近的上下各兩個四路。

對應(yīng)的時鐘源有如下區(qū)分:

GTP對應(yīng)的每個GTPE2_公共在一個四通道有四個時鐘輸入可用:

兩個本地參考鎖引腳對,GTREFCLK0或GTREFCLK1

來自位于設(shè)備同一部分的另一個四角點的兩個參考時鐘針對

7系列的GTX/GTH對應(yīng)的每個GTX/GTH收發(fā)器通道在四通道有六個時鐘輸入可用:

兩個本地參考鎖引腳對,GTREFCLK0或GTREFCLK1

兩個參考時鐘引腳對從四方以上,GTSOUTHREFCLK0或GTSOUTHREFCLK1

兩個來自以下四角點的參考時鐘針對,GTNORTHREFCLK0或GTNORTHREFCLK1

過度的和超+系列的GTx對應(yīng)的四哈希時鐘輸入中的收發(fā)器信道:

兩個本地參考鎖引腳對,GTREFCLK0或GTREFCLK1

來自上述四角點的兩個參考時鐘針對,GTSOUTHREFCLK0或GTSOUTHREFCLK1

兩個來自以下四角點的參考時鐘針對,GTNORTHREFCLK0或GTNORTHREFCLK1

針對Ultra和Ultra+系列的參考時鐘源不是10個的原因詳見UG576和UG578。

QPLL/CPLL

QPLL的質(zhì)量比CPLL好,最好使用QPLL。

REFCLK

REFCLK的電平標(biāo)準(zhǔn)為LVDS或者LVPECL,都必須有(AC)(耦合)(電容),電容的作用如下:

阻斷振蕩器和GTY收發(fā)器四專用時鐘輸入引腳之間的直流(電流)(這也降低了兩個部分的功耗)。

共模電壓無關(guān)。

交流耦合(電容器)與片上終端形成(高通)(濾波器),衰減參考時鐘的漂移。

當(dāng)輸入電平為LVPECL時,需進(jìn)行直流偏置,偏置(電阻)的值優(yōu)先滿足晶振的要求。

當(dāng)輸入電平為LVDS時,Thenominalrangeis250mV–2000mVandtheno

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