16位超前進位加法器實驗報告

-.z.實驗名稱：十六位超前進位加法器實驗?zāi)康脑O(shè)計、驗證并優(yōu)化16位超前進位加法器的邏輯功能。實驗原理1、1位全加器原理全加器的求和輸出信號和進位信號，定義為輸入變量A、B、C的兩種組合布爾函數(shù)：求和輸出信號=A⊕B⊕C進位信號=AB+AC+BC實現(xiàn)這兩個函數(shù)的門級電路如下圖。并不是單獨實現(xiàn)這兩個函數(shù)，而是用進位信號來產(chǎn)生求和輸出信號。這樣可以減少電路的復(fù)雜度，因此節(jié)省了芯片面積。上述全加器電路可以用作一般的n位二進制加法器的基本組合模塊，它允許兩個n位的二進制數(shù)作為輸入，在輸出端產(chǎn)生二進制和。最簡單的n位加法器可由全加器串聯(lián)構(gòu)成，這里每級加法器實現(xiàn)兩位加法運算，產(chǎn)生相應(yīng)求和位，再將進位輸出傳到下一級。這樣串聯(lián)的加法器結(jié)構(gòu)稱為并行加法器，但其整體速度明顯受限于進位鏈中進位信號的延遲。因此，為了能夠減少從最低有效位到最高有效位的最壞情況進位傳播延時，最終選擇的電路是十六位超前加法器。2、超前進位加法器原理超前進位加法器的結(jié)構(gòu)如下圖。超前進位加法器的每一位由一個改進型全加器產(chǎn)生一個進位信號gi和一個進位傳播信號pi，其中全加器的輸入為Ai和Bi，產(chǎn)生的等式為：改進的全加器的進位輸出可由一個進位信號和一個進位傳輸信號計算得出，因此進位信號可改寫為：QUOTE式中可以看出，當(dāng)gi=1(Ai=Bi=1)時，產(chǎn)生進位；當(dāng)pi=1(Ai=1或Bi=1)時，傳輸進位輸入，這兩種情況都使得進位輸出是1。近似可以得到i+2和i+3級的進位輸出如下：下圖為一個四位超前進位加法器的結(jié)構(gòu)圖。信號經(jīng)過pi和gi產(chǎn)生一級時延，經(jīng)過計算C產(chǎn)生一級時延，則A，B輸入一旦產(chǎn)生，首先經(jīng)過兩級時延算出第1輪進位值C’不過這個值是不正確的。C’再次送入加法器，進行第2輪2級時延的計算，算出第2輪進位值C，這一次是正確的進位值。這里的4個4位超前進位加法器仍是串行的，所以一次計算經(jīng)過4級加法器，一級加法器有2級時延，因此1次計算一共經(jīng)過8級時延，相比串行加法器里的16級時延，速度提高很多。實驗過程和結(jié)果1、1位改進型全加器（1）1位改進型全加器電路將原始的一位全加器進行改進，使其產(chǎn)生一個進位信號gi和一個進位傳播信號pi，其中全加器的輸入為Ai和Bi，得到如下電路圖。（2）1位改進型全加器邏輯驗證在cadence中將導(dǎo)出改進型1位全加器的cdl文件，并編寫1bit.sp文件用Hspice進行仿真驗證。仿真結(jié)果如下圖所示，輸入信號a、b、c都為脈沖信號，即下圖中第一條和第二條曲線，輸出信號s為第三條曲線，由圖像可知邏輯功能正確，說明改進型一位全加器電路邏輯沒有問題。2、4位超前進位加法器（1）4位超前進位加法器電路將1位改進型全加器連接成如下圖的4位超前進位加法器，其中電路部每一個進位信號不是進位傳播得到，而使用進位信號和進位傳播信號同時計算得到。（2）4位超前進位加法器邏輯驗證在cadence中將導(dǎo)出4位超前進位加法器的cdl文件，并編寫4bit.sp文件用Hspice進行仿真驗證。仿真結(jié)果如下圖。在sp文件中對B0,B1,B2,B3都輸入5V高電平，對A1,A2,A3輸入0V低電平，其中A0,C0輸入脈沖信號，這樣最終的結(jié)果S0,S1,S2,S3會跟隨A0脈沖信號的變化而發(fā)生變化。由下圖可知輸出信號S的各個位邏輯功能正確3、16位超前進位加法器（1）16位超前進位加法器電路將4位超前進位加法器連接成如下圖的16位超前進位加法器，加法器之間為并行連接，前一個4位超前進位加法器的進位輸送到下一級。（2）16位超前進位加法器電路邏輯驗證在cadence中導(dǎo)出16位超前進位加法器的cdl文件，并編寫16bit.sp文件用Hspice進行仿真驗證。仿真結(jié)果如下圖。在sp文件中對B0,B1,B2,B3,B4,B5,B6,B7,B8,B9,B10,B11,B12,B13,B14,B15都輸入5V高電平，對A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15輸入0V低電平，其中A0,C0輸入脈沖信號，這樣輸出的結(jié)果S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15和進位信號C會跟隨A0脈沖信號的變化而發(fā)生變化。由下圖可知輸出信號S的各個位邏輯功能正確。但是存在較大的延時，經(jīng)過測量可知延時為8.294ns。4、16位超前進位加法器的優(yōu)化（1）16位超前進位加法器優(yōu)化原理由上述結(jié)果可知，由于位數(shù)增加，超前模塊的復(fù)雜度也會增加，這將反過來降低加法運算的速度，同時也有較大的延時。為了解決這個問題，對于上述的寬位加法器，使用整組進位信號QUOTE和QUOTE，電路結(jié)構(gòu)如下圖，4組以上的整組進位信號和傳播信號定義為：上式中每個4組的進位輸出信號由進位信號表示如下：（2）16位超前進位加法器優(yōu)化電路由上述改進方法，首先對4位超前進位加法器進行修改，使其輸出P,G信號，同時對16位超前進位加法器的電路進行修改，使其每一位的進位信號都可以直接計算出來，而不是依賴于上一個加法器，修改結(jié)果如下。（3）16位超前進位加法器優(yōu)化電路邏輯驗證在cadence中導(dǎo)出修改后的16位超前進位加法器的cdl文件，并編寫16bit.sp文件用Hspice進行仿真驗證。仿真結(jié)果如下圖。經(jīng)過測量可知延時為6.623ns。四、實驗體會本次綜合實驗中，我對16位超前進位加法器進行了設(shè)計、仿真和優(yōu)化，在實驗過程中也遇到了很多問題。最開始的時候我完成改進型1位全加器的電路繪制，進行仿真時，用的是cadence中的analogenvironment，但因為由于管子規(guī)格還有一些參數(shù)設(shè)置的問題，沒能得到正確的結(jié)果。因此我就改用Hspice仿真，剛開始使用Hspice的時候?qū)p文件的編寫還掌握的不是很清楚，通過對實驗教程的反復(fù)閱讀，以及學(xué)習(xí)相應(yīng)的語句才清楚了sp文件的書寫方法。由于我對加法器文件的命名都是數(shù)字開頭，比如1位、4位加法器命名為1bit和4bit，這就在編寫sp文件的時候出了一些問題，因為我并不知道要在文件名前面加上M，所以在仿真的時候就一直報錯，后來詢問了同學(xué)才找到了問題所在。通過對所繪制電路用Hspice進行邏輯驗證，不僅讓我熟練掌握了sp文件的編寫，對awanwaves的使用也更加的熟練，因為之前只是在課堂上對反相器的波形進行驗證，此次對16位超前進位加法器進行邏輯驗證，驗證結(jié)果就稍微復(fù)雜一些，所以在進行波形顯示和