FPGA藍(lán)牙控制電子琴

深圳大學(xué)考試答題紙課程編號(hào)XXXX課程名稱(chēng)數(shù)字系統(tǒng)設(shè)計(jì)主講教師XXXX評(píng)分姓名XXX專(zhuān)業(yè)年級(jí)XXXXX顯示模塊，以及安卓手機(jī)的app應(yīng)用軟件，完成了對(duì)課題的基本功能的實(shí)現(xiàn)。界面如下在界面的最下部分編寫(xiě)陳譜，再點(diǎn)擊裝入，就會(huì)出現(xiàn)美妙的樂(lè)曲 3 3 3 4 3、A模塊（VGA模塊由周玲同學(xué)編寫(xiě)實(shí)現(xiàn)）4、分頻器模塊 7 86、資源利用以及布局布線后的時(shí)序 9 波特率設(shè)置模塊以及檢波接收到藍(lán)牙主模塊的啟動(dòng)信號(hào)分頻器開(kāi)始計(jì)數(shù)，檢測(cè)信號(hào)是否達(dá)到否是輸出啟動(dòng)信號(hào)檢測(cè)模塊（即上一個(gè)模器到分頻模塊到分頻模塊輸出到VGA模塊注意：因?yàn)檎{(diào)試初期是使用led來(lái)進(jìn)行檢測(cè)的，某些命名不方便改回來(lái)，因此就繼根據(jù)各種音調(diào)的頻率來(lái)定義每次計(jì)數(shù)的基數(shù)根據(jù)各種音調(diào)的頻率來(lái)定義每次計(jì)數(shù)的基數(shù)//--------------------------------------接收到藍(lán)牙主模塊發(fā)送過(guò)記滿(mǎn)了便進(jìn)行輸出//--------------------------------------inputclk;//時(shí)鐘信號(hào)50Minputrst_n;//復(fù)位信號(hào),低有效inputrs232_rx;//數(shù)據(jù)輸入信號(hào)//數(shù)據(jù)輸出信號(hào)wire[7:0]rx_data;//接收數(shù)據(jù)存儲(chǔ)器,用來(lái)存儲(chǔ)接收到的數(shù)據(jù),直到下一個(gè)數(shù)據(jù)接收wirerx_int;//接收數(shù)據(jù)中斷信號(hào),接收過(guò)程中一直為高,/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////子模塊端口申明///////////////////////////////////uart_rxuart_inputbps_start;//接收到信號(hào)以后,波特率時(shí)鐘信號(hào)置位,當(dāng)接收到uart_rx傳來(lái)的elseif(cnt==2603)//當(dāng)波特率計(jì)數(shù)到一半時(shí),進(jìn)行采樣存儲(chǔ)inputclk;//時(shí)鐘inputclk_bps;//高電平時(shí)為接收信號(hào)中間采樣點(diǎn)outputrx_int;//接收數(shù)據(jù)中斷信號(hào),接收過(guò)程中為高regrx_int;//接收中斷信號(hào)rx_int<=1'b1;//接收數(shù)據(jù)中斷使能bps_start_r<=1'b0;//接收elseif(rx_int)begin//接收數(shù)據(jù)處理VGA數(shù)據(jù)接收以及編碼代碼VA數(shù)據(jù)輸出代碼if(clr)if(clr)/***********************************************************************/