FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 ch11 VHDL設(shè)計(jì)實(shí)例

FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL設(shè)計(jì)實(shí)例第十一章英特爾FPGA中國(guó)創(chuàng)新中心系列叢書(shū)普通高等教育”十三五”規(guī)劃教材01m序列產(chǎn)生器EDA技術(shù)及其發(fā)展M序列的原理與性質(zhì)m序列是最大長(zhǎng)度線性反饋移位寄存器序列的簡(jiǎn)稱(chēng)，m序列有很多優(yōu)良的特性，例如它同時(shí)具有隨機(jī)性和規(guī)律性，好的自相關(guān)性等。m序列的應(yīng)用非常廣泛，比如用在擴(kuò)頻CDMA（碼分多址）通信系統(tǒng)中，CDMA系統(tǒng)中一般采用偽隨機(jī)序列（即PN碼）做為擴(kuò)頻序列，PN碼的選擇直接影響CDMA系統(tǒng)的容堇、抗干擾能力、接入和切換速度等性能，而m序列做為一種基本的偽隨機(jī)序列，具有很強(qiáng)的系統(tǒng)性、規(guī)律性和自相關(guān)性，可以用做PN碼，比如IS一95標(biāo)準(zhǔn)中使用的PN序列就是m序列，利用它的不同相位來(lái)區(qū)分不同的用戶。CDMA系統(tǒng)主要采用兩種長(zhǎng)度的m序列：一種是周期為215_1的m序列，又稱(chēng)短PN序列；另一種是周期為242_1的m序列，又稱(chēng)為長(zhǎng)PN碼序列。1EDA技術(shù)及其發(fā)展用原理圖方式產(chǎn)生m序列以n=5、周期為25-I=31的m序列的產(chǎn)生為例，介紹m序列的設(shè)計(jì)方法。m序列發(fā)生器原理圖，采用原理圖設(shè)計(jì)方式，可以非常容易地實(shí)現(xiàn)，比如在QuartusII環(huán)境下，只需調(diào)用DFF(D觸發(fā)器）和XOR（兩輸入異或門(mén)）即可構(gòu)成。2EDA技術(shù)及其發(fā)展用VHDL實(shí)現(xiàn)m序列采用VHDL也可以很容易地描述m序列產(chǎn)生器。3EDA技術(shù)及其發(fā)展反饋系數(shù)可設(shè)置的m序列通過(guò)sel設(shè)置端可以選擇反饋系數(shù)，并分別產(chǎn)生相應(yīng)的m序列。402Gold碼EDA技術(shù)及其發(fā)展m序列是一種系統(tǒng)性、規(guī)律性很強(qiáng)的平衡碼序列，它的自相關(guān)特性很好，但其互相關(guān)特性并不都令人滿意，只有優(yōu)選對(duì)之間的互相關(guān)特性較好，因而這對(duì)千擴(kuò)頻CDMA系統(tǒng)而言，可用作地址碼的序列數(shù)目就太少了。由于m序列良好的偽隨機(jī)性，為其他序列的生成奠定了基礎(chǔ)，Gold碼就是選用兩個(gè)互為優(yōu)選對(duì)的m序列模二加而形成的。EDA技術(shù)及其發(fā)展Gold碼的原理與性質(zhì)Gold碼是Gold千1967年提出的，它是用一對(duì)優(yōu)選的周期和速率均相同的m序列模二加后得到的。兩個(gè)m序列發(fā)生器的級(jí)數(shù)相同，即n1=n2=n。如果兩個(gè)m序列相對(duì)相移不同，所得到的是不同的Gold碼序列。對(duì)n級(jí)m序列，共有2n-1個(gè)不同相位，所以通過(guò)模二加后可得到2n-l個(gè)Gold碼序列，這些碼序列的周期均為2"-1。隨著級(jí)數(shù)n的增加，Gold碼序列的數(shù)薹遠(yuǎn)超過(guò)同級(jí)數(shù)的m序列的數(shù)量，且Gold碼序列具有良好的自相關(guān)特性和互相關(guān)特性，因此，Gold碼得到了廣泛的應(yīng)用。產(chǎn)生Gold碼序列的結(jié)構(gòu)形式有兩種，一種是將兩個(gè)n級(jí)m序列發(fā)生器并聯(lián)，另一種是將兩個(gè)m序列發(fā)生器串聯(lián)成級(jí)數(shù)為2n的線性移位寄存器。1EDA技術(shù)及其發(fā)展用原理圖方式產(chǎn)生Gold碼根據(jù)上面的Gold序列發(fā)生器的原理，在QuartusII環(huán)境下，首先采用原理圖方式實(shí)現(xiàn)，，調(diào)用D觸發(fā)器和異或門(mén)構(gòu)成，圖中的clr是復(fù)位端，用千將D觸發(fā)器的初始狀態(tài)設(shè)置為00001,以防止進(jìn)入全零狀態(tài)，電路工作時(shí)，應(yīng)給clr復(fù)位端一個(gè)0信號(hào)。此電路的功能仿真波形。203數(shù)字過(guò)零檢測(cè)和等精度頻率測(cè)量EDA技術(shù)及其發(fā)展要測(cè)量正弦波的頻率，先要將它整形為窄脈沖信號(hào)，以便進(jìn)行可靠的計(jì)數(shù)，全數(shù)字化的脈沖形成方法--數(shù)字過(guò)零檢測(cè)法，采用這種方法不齋要外部模擬脈沖形成電路，直接在AD采樣之后利用正弦數(shù)字波形的過(guò)零點(diǎn)特征形成脈沖，然后在一定的基準(zhǔn)時(shí)間內(nèi)測(cè)量被測(cè)的脈沖個(gè)數(shù)。傳統(tǒng)的直接頻率測(cè)籃法的測(cè)量精度隨著被測(cè)信號(hào)頻率變化而變化，在使用中存在問(wèn)題，而等精度頻率測(cè)量使基準(zhǔn)時(shí)間長(zhǎng)度為整數(shù)個(gè)被測(cè)脈沖，能在整個(gè)頻率測(cè)暈范圍內(nèi)保持恒定的精度。數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)屋結(jié)合在一起就構(gòu)成了一個(gè)片上頻率測(cè)呈系統(tǒng)。本小節(jié)將給出兩個(gè)模塊實(shí)現(xiàn)方法和VHDL源程序，并把二者連接起來(lái)形成一個(gè)完整的實(shí)例。EDA技術(shù)及其發(fā)展數(shù)字過(guò)零檢測(cè)數(shù)字過(guò)零檢測(cè)法首先對(duì)AD采樣的數(shù)據(jù)點(diǎn)進(jìn)行最大值和最小值搜索，經(jīng)過(guò)一段時(shí)間的搜索找到最大值和最小值，兩個(gè)值相加得到零點(diǎn)值，然后用零點(diǎn)值與后續(xù)的數(shù)據(jù)點(diǎn)按時(shí)間順序進(jìn)行比較，當(dāng)發(fā)現(xiàn)前后兩個(gè)值，前一大于零點(diǎn)值，而后一個(gè)大千零點(diǎn)值，便產(chǎn)生一個(gè)過(guò)零脈沖，其中搜索求零點(diǎn)值的過(guò)程是循環(huán)不斷進(jìn)行的，以保證零點(diǎn)值的準(zhǔn)實(shí)時(shí)刷新。1EDA技術(shù)及其發(fā)展等精度頻率測(cè)量等精度頻率測(cè)量有兩個(gè)計(jì)數(shù)器，個(gè)對(duì)標(biāo)準(zhǔn)頻率時(shí)鐘計(jì)數(shù)，另個(gè)對(duì)被測(cè)頻率時(shí)鐘計(jì)數(shù)，計(jì)數(shù)器的ctrl輸入端是使能輸入，用千控制計(jì)數(shù)器計(jì)數(shù)的長(zhǎng)度，clr輸入端是同步清零輸入。測(cè)呈開(kāi)始之前首先cir置高電平，使所有寄存器和計(jì)數(shù)器消零。然后由外部控制器發(fā)出頻率測(cè)進(jìn)使能信號(hào)，即使ctrl為離電平，而內(nèi)部的門(mén)控信號(hào)ena要到被測(cè)脈沖的上升沿才會(huì)置為高電平，同時(shí)兩個(gè)計(jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng)ctrl持續(xù)一段時(shí)間之后，由外部控制器置為低電平，而此時(shí)ena信號(hào)仍將保持下一個(gè)被測(cè)脈沖的上升沿到來(lái)時(shí)才為0,此時(shí)計(jì)數(shù)器停止工作。這樣就使得計(jì)數(shù)器的工作時(shí)間總是等千被測(cè)信號(hào)的完整周期，這就是等精度頻率測(cè)謚的關(guān)鍵所在。2EDA技術(shù)及其發(fā)展數(shù)字測(cè)至系統(tǒng)數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)量結(jié)合起來(lái)組成個(gè)數(shù)字測(cè)量系統(tǒng)，其頂層設(shè)計(jì)VHDL源過(guò)零檢測(cè)得到的脈沖輸入到等精度頻率測(cè)量模塊，同時(shí)輸入的還有清零信號(hào)和門(mén)控信號(hào)。調(diào)用altpll鎖相環(huán)模塊(mypll)產(chǎn)生系統(tǒng)所需的2個(gè)時(shí)鐘。304數(shù)字過(guò)零檢測(cè)和等精度頻率測(cè)量EDA技術(shù)及其發(fā)展調(diào)制原理QPSK是利用載波的4個(gè)不同相位來(lái)表征數(shù)字信息，每一個(gè)載波相位代表兩個(gè)比特的信息。因此，對(duì)千輸入的二進(jìn)制數(shù)字序列應(yīng)該先進(jìn)行分組。將每?jī)蓚€(gè)比特編為一組，采用相應(yīng)的相位來(lái)表示。當(dāng)初始相位取0時(shí)，4種不同的相位為：0、兀／2、冗、3兀／2分別表示數(shù)字信息：11、01、00、10;當(dāng)初始相位為叫4時(shí)，四種不同的相位為：兀／4、3兀／4、5兀／4、7兀／4分別表示11、01、00、10。1EDA技術(shù)及其發(fā)展成形濾波器設(shè)計(jì)在QPSK調(diào)制過(guò)程中，如在調(diào)制前對(duì)基帶信號(hào)進(jìn)行成形濾波，除防止碼間干擾外，還可以達(dá)到濾除邊帶信號(hào)頻譜的目的。成形濾波器本質(zhì)上就是一個(gè)低通濾波器，一般設(shè)計(jì)為升余弦濾波器，這里我們采用MATLAB仿真軟件進(jìn)行設(shè)計(jì)，輸出結(jié)果是濾波器的系數(shù)文件”shape_Lpf.tx.t"。2EDA技術(shù)及其發(fā)展乘法器設(shè)計(jì)成形濾波之后的I、Q兩路信號(hào)要和本振產(chǎn)生的COS、SIN信號(hào)相乘，乘法器調(diào)用LPM_M口兀核實(shí)現(xiàn)，同樣采用MegaWizardPlug-InManager引導(dǎo)實(shí)現(xiàn)，選擇2個(gè)輸入的位寬均為15bits；所示的界面中選擇乘法器的數(shù)據(jù)類(lèi)型為Signed有符號(hào)型；將生成的VHDL文件命名為multl5_15.vhd。4EDA技術(shù)及其發(fā)展仿真圖顯示了QPSK調(diào)制信號(hào)產(chǎn)生的仿真波形，其中第3行是QPSK調(diào)制信號(hào)波形，第4、5行是I路數(shù)字波形和成形濾波后的基帶波形，第6、7行是Q路數(shù)字波形和成形濾波后的基帶波形。505小型神經(jīng)網(wǎng)絡(luò)EDA技術(shù)及其發(fā)展人工神經(jīng)網(wǎng)絡(luò)是在現(xiàn)代神經(jīng)科學(xué)的基礎(chǔ)上提出和發(fā)展起來(lái)的，旨在反映人腦結(jié)構(gòu)及功能的一種抽象數(shù)學(xué)模型。自1943年美匡心理學(xué)家W.McCulloch和數(shù)學(xué)家W.Pitts提出形式神經(jīng)元的抽象數(shù)學(xué)模型－MP模型以來(lái)，人工神經(jīng)網(wǎng)絡(luò)理論技術(shù)經(jīng)過(guò)了50多年曲折的發(fā)展。特別是20世紀(jì)80年代，人工神經(jīng)網(wǎng)絡(luò)的研究取得了重大進(jìn)展，有關(guān)的理論和方法已經(jīng)發(fā)展成一門(mén)界千物理學(xué)、數(shù)學(xué)、計(jì)算機(jī)科學(xué)和神經(jīng)生物學(xué)之間的交叉學(xué)科。它在模式識(shí)別、圖像處理、智能控制、組合優(yōu)化、金融預(yù)測(cè)與管理、通信、機(jī)器人以及專(zhuān)家系統(tǒng)等領(lǐng)域得到廣泛的應(yīng)用，提出了40多種神經(jīng)網(wǎng)絡(luò)模型，其中比較著名的有感知機(jī)、Hopfield網(wǎng)絡(luò)、Boltzman機(jī)、自適應(yīng)共振理論及反向傳播網(wǎng)絡(luò)(BP)等。106數(shù)字AGCEDA技術(shù)及其發(fā)展數(shù)字AGC是數(shù)字中頻接收的重要輔助電路，數(shù)字中頻接收機(jī)設(shè)置自動(dòng)增益控制的目的在于使接收機(jī)的增益隨著信號(hào)的強(qiáng)弱進(jìn)行調(diào)整，或者保持接收機(jī)的輸出恒定在定范圍。對(duì)于前者是指接收機(jī)的入口端的數(shù)字AGC,在接收弱信號(hào)時(shí)使接收機(jī)具有足夠高的增益，使得信噪比最大化，在接收強(qiáng)信號(hào)時(shí)使接收機(jī)工作在正常范圍之內(nèi)（主要是保證AID轉(zhuǎn)換器不溢出）；對(duì)于后者是指數(shù)字接收機(jī)與后續(xù)處理電路之間的數(shù)字AGC,后面的處理電路往往要求接收機(jī)的輸出保持恒定，至少不能波動(dòng)太大，數(shù)字AGC的作用就是穩(wěn)定輸出的幅度。這兩種數(shù)字AGC雖然所處的位置不同，但是本質(zhì)是相同的，下面首先給出個(gè)數(shù)字中頻接收機(jī)系統(tǒng)的設(shè)計(jì)框圖，介紹了數(shù)字AGC在系統(tǒng)中所處的地位和作用，然后以后端輸出的數(shù)字AGC為例說(shuō)明硬件電路設(shè)計(jì)的思想和基于VHDL具體實(shí)現(xiàn)。EDA技術(shù)及其發(fā)展數(shù)字AGC技術(shù)原理與模擬AGC相比，數(shù)字AGC可實(shí)現(xiàn)更為復(fù)雜的控制算法，并且數(shù)字AGC的響應(yīng)和收斂速度更快、穩(wěn)定性更好。數(shù)字AGC技術(shù)通常是指在對(duì)中頻模擬信號(hào)進(jìn)行數(shù)字化后，根據(jù)樣本幅值的大小，反過(guò)來(lái)控制前端中頻放大電路中的可編程數(shù)控衰減器，將信號(hào)輸出調(diào)整到適合檢測(cè)的幅值范圍內(nèi)，或者控制輸出的數(shù)字信號(hào)幅度或功率穩(wěn)定在一個(gè)恒定的值上。無(wú)論哪種方法都要在信號(hào)一數(shù)字化后進(jìn)步處理，所以稱(chēng)為數(shù)字AGC技術(shù)。1EDA技術(shù)及其發(fā)展數(shù)字AGC實(shí)現(xiàn)思路本節(jié)介紹的數(shù)字AGC的特點(diǎn)在于開(kāi)發(fā)迅速、占用資源少、調(diào)節(jié)方便、靈敏度高和控制范圍大。2EDA技術(shù)及其發(fā)展信號(hào)幅值提取電路信號(hào)幅值提取電路也是決定數(shù)字AGC性能的關(guān)鍵電路之，由千噪聲的擾動(dòng)，反饋環(huán)路輸入的信號(hào)抖動(dòng)是比較大的，如果輸入不經(jīng)過(guò)處理就會(huì)影響AGC的穩(wěn)定性和響應(yīng)時(shí)間，所以求模之后和送入比較器之前首先提取信號(hào)的包絡(luò)，這樣進(jìn)入比較器的值就會(huì)變化起伏比較小也更能反映信號(hào)實(shí)際的幅度（功率）。3EDA技術(shù)及其發(fā)展反饋環(huán)路設(shè)計(jì)信號(hào)幅值提取電路輸出的幅值一個(gè)參考值做減法，差值經(jīng)過(guò)累加去控制AGC環(huán)路的輸出，這就是反饋環(huán)路的設(shè)計(jì)原理，其VHDL描述如例11.10所示，將該模塊命名為FeedbackLoop.vhd,便千在主程序中調(diào)用該模塊。4EDA技術(shù)及其發(fā)展數(shù)字AGC的頂層設(shè)計(jì)數(shù)字AGC的頂層VHDL源代