FPGA設(shè)計與VHDL實現(xiàn) 課件 FPGA設(shè)計與VHDL實現(xiàn) 課件 ch04 VHDL設(shè)計初步

FPGA設(shè)計與VHDL實現(xiàn)VHDL設(shè)計初步第四章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01VHDL簡介VHDL簡介VHDL是種標準化程度較高的硬件描述語言，它源于美國國防部CDOD)提出的超高速集成電路計劃，其目的是為了在各個承擔國防部訂貨的集成電路廠商間建立個統(tǒng)的設(shè)計數(shù)據(jù)和文檔交換格式，其名字的全稱是超高速集成電路硬件描述語言。VHDL簡介?1983年VHDL語言正式提出。?1987年IEEE將VHDL采納為標準，即"IEEEStd1076-987",從而使VHDL成為硬件描述語言的業(yè)界標準之一，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具支持VHDL。?1993年，IEEE對VHDL做了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展了VHDL的功能，公布了新版本的VHDL標準，即"IEEEStd1076一1993"版本。?1997年，VHDL綜合程序包"IEEEStd1076.3-1997"發(fā)布。VHDL簡介?2002年IEEE公布了更新的VHDL標準版本，即"IEEEStd1076VHDL的出現(xiàn)是為了適應(yīng)數(shù)字系統(tǒng)設(shè)計日益復(fù)雜的需求，以及設(shè)計者在設(shè)計可重用、可移植性方面提出的更高的要求，目前VHDL已被廣泛用于電路與系統(tǒng)設(shè)計、數(shù)字邏輯綜合、電路仿真等領(lǐng)域，可勝任數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能描述。同時，隨著技術(shù)和工藝的進步，VHDL語言也不斷更新，以跟上時代的發(fā)展和進步。VHDL簡介概括地說，VHDL語言具有以下特點。1.語法嚴謹，結(jié)構(gòu)規(guī)范，移植性強。VHDL語言是種被IEEE標準化的硬件描述語言，幾乎被所有的EDA工具所支持，可移植性強，便于多人合作進行大規(guī)模復(fù)雜電路的設(shè)計；VHDL語言語法嚴謹、規(guī)范，具備強大的電路行為描述能力，尤其擅長于復(fù)雜的多層次結(jié)構(gòu)的數(shù)字系統(tǒng)設(shè)計。VHDL簡介2.數(shù)據(jù)類型豐富：VHDL有整型、布爾型、字符型、位型(B心、位矢掀型(Bit_Vector)、時間型(Time)等數(shù)據(jù)類型，這些數(shù)據(jù)類型具有鮮明的物理意義，VHDL也允許設(shè)計者自己定義數(shù)據(jù)類型，自己定義的數(shù)據(jù)類型可以是標準數(shù)據(jù)類型復(fù)合而成的枚舉、數(shù)組或記錄(Record)等類型。VHDL簡介3.支持層次結(jié)構(gòu)設(shè)計：VHDL適于采用Top-down的設(shè)計方法，對系統(tǒng)進行分模塊、分層次描述，同樣也適于Bottom-up的設(shè)計思路；在對數(shù)字系統(tǒng)建模時支持結(jié)構(gòu)描述、數(shù)據(jù)流描述和行為描述，可以像軟件程序那樣描述模塊的行為特征，這時設(shè)計者注意力可以集中在模塊的功能上，而不是具體實現(xiàn)結(jié)構(gòu)上。設(shè)計人員可根據(jù)需要靈活地運用不同的設(shè)計風格。VHDL簡介4.獨立于器件和設(shè)計平臺：V印衛(wèi)，具有很好的適應(yīng)性，其設(shè)計獨立于器件和平臺，可迅速移植到其他平臺或其他器件，用戶在設(shè)計時對器件結(jié)構(gòu)與細節(jié)可不用考慮。VHDL簡介5.便于設(shè)計復(fù)用：VHDL提供了豐富的庫、程序包，便于設(shè)計復(fù)用，還提供了配置、子程序、函數(shù)、過程等結(jié)構(gòu)便于設(shè)計者構(gòu)建自己的設(shè)計庫。VHDL簡介VHDL的出現(xiàn)是為了適應(yīng)數(shù)字系統(tǒng)設(shè)計日益復(fù)雜的需求，以及設(shè)計者在設(shè)計可重用、可移植性方面提出的更高的要求，目前VHDL已被廣泛用于電路與系統(tǒng)設(shè)計、數(shù)字邏輯綜合、電路仿真等領(lǐng)域，可勝任數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能描述。同時，隨著技術(shù)和工藝的進步，VHDL語言也不斷更新，以跟上時代的發(fā)展和進步。02VHDL組臺電路設(shè)計VHDL組臺電路設(shè)計1.用VHDL設(shè)計三人表決電路電路表示的邏輯函數(shù)可表示為：f=ab+be+ac。2.用VHDL設(shè)計二進制加法器加法器也是常用的組合邏輯電路。3.用VHDL設(shè)計BCD碼加法器BCD碼加法器，采用的是逄十進一的規(guī)則。VHDL組臺電路設(shè)計從書寫形式看VHDL程序具有以下特點。1.VHDL每個語句的最后一般用分號（；）結(jié)束。2.VHDL程序書寫格式自由，可通過增加空格、轉(zhuǎn)行等提高程序的可讀性。3.以“一“開始的語句為注釋語句，用來增強程序的可讀性和可維護性，注釋語句不參與編譯。4.VHDL關(guān)鍵字（或稱為保留字）對大小寫不敏感（大寫、小寫均可）。VHDL組臺電路設(shè)計有關(guān)的VHDL語法如下。1.INTEGER數(shù)據(jù)類型。將輸入數(shù)據(jù)a、b,輸出數(shù)據(jù)sum定義為INTEGER(整數(shù)）數(shù)據(jù)類型，INTEGER型數(shù)據(jù)是VHDL的10種標準數(shù)據(jù)類型之一，不須做任何聲明即可使用。INTEGER型的數(shù)可包括正整數(shù)、負整數(shù)和零。在可綜合的設(shè)計中，要求用RANGE語句限定其取值范圍，這樣綜合器會根據(jù)所限定的范圍來決定表示此信號或變量的二進制位數(shù)。比如在上面的例子中，a、b(RANGEOTO16)會用4位二進制數(shù)表示，sum(RANGEOTO32)會用5位二進制數(shù)表示。03VHDL時序電路設(shè)計VHDL組臺電路設(shè)計1.用VHDL設(shè)計D觸發(fā)器

時序電路最基本的器件是觸發(fā)器，。2.用V