帶隙基準(zhǔn)電壓源的溫度穩(wěn)定性及電源噪聲抑制

帶隙基準(zhǔn)電壓源的溫度穩(wěn)定性及電源噪聲抑制

在模擬混合信號(hào)電路（ic）中，標(biāo)準(zhǔn)電壓源是不可或缺的基本結(jié)構(gòu)。一般來(lái)講,CMOS電路的特性受溫度的影響較大,因此基準(zhǔn)電壓源的溫度穩(wěn)定性就顯得尤為重要,高穩(wěn)定性的基準(zhǔn)電壓源是模擬/混合信號(hào)IC設(shè)計(jì)中的難點(diǎn)之一。帶隙基準(zhǔn)源是一種在溫度穩(wěn)定性和工藝兼容性上具有良好折中的基準(zhǔn)電壓源形式,已有大量的研究針對(duì)帶隙基準(zhǔn)的穩(wěn)定性展開(kāi)。文獻(xiàn)使用Bulk電壓源提高了帶隙基準(zhǔn)的抗溫漂能力,溫度系數(shù)達(dá)到了5.68ppm/℃;文獻(xiàn)采用高階補(bǔ)償?shù)姆椒ㄌ岣邘痘鶞?zhǔn)電路的溫度穩(wěn)定性;文獻(xiàn)詳細(xì)分析了運(yùn)算放大器的輸入失調(diào)對(duì)帶隙基準(zhǔn)源溫度穩(wěn)定性的影響。此外,隨著工藝的不斷進(jìn)步,模擬IC所采用的主流工藝已經(jīng)逐漸發(fā)展到0.18μm或更低,供電電壓也相應(yīng)地下降到了1.8V以下。低電源電壓對(duì)電路最直接的影響就是電壓裕度下降,電源噪聲的影響日漸顯著,作為一切電路行為基礎(chǔ)的基準(zhǔn)源迫切需要提高自身抗電源噪聲(PowerSupplyRejection,PSR)的能力。文獻(xiàn)使用共源共柵電流鏡負(fù)載提高了帶隙基準(zhǔn)電路的電源抑制比(PowerSupplyRejectionRatio,PSRR),使得全電壓范圍內(nèi)輸出漂移小于0.4mV;文獻(xiàn)通過(guò)將電源噪聲引入反饋回路將基準(zhǔn)電路的抗電源噪聲能力提高到-106dB;文獻(xiàn)在基準(zhǔn)電路中增加專(zhuān)用的PSR增益級(jí),電路的PSRR可達(dá)-82.8dB;文獻(xiàn)則使用特殊的溝道長(zhǎng)度調(diào)制補(bǔ)償?shù)姆椒▽?shí)現(xiàn)曲率補(bǔ)償。溫度穩(wěn)定性和電源噪聲抑制能力是基準(zhǔn)電路研究的重點(diǎn),本文的工作也同樣圍繞這兩個(gè)方面展開(kāi)。1帶隙基準(zhǔn)結(jié)構(gòu)在CMOS工藝中,流過(guò)PN結(jié)的電流一定時(shí),PN結(jié)的結(jié)電勢(shì)對(duì)溫度呈現(xiàn)反比例變化趨勢(shì),如式(1)。而工作在不同集電極電流密度下的兩個(gè)BJT管的發(fā)射極電壓差與溫度成正比例關(guān)系,如式(2)。在式(1)和(2)中,VBE為相應(yīng)的BJT管的發(fā)射極電壓,Ic1和Ic2分別為各BJT管的集電極電流,Is為飽和電流,m為PN結(jié)的擴(kuò)散系數(shù)(GradingCoefficient,GC),VT為熱電勢(shì),Eg為硅的帶隙能量,q為單位電荷,T為絕對(duì)溫標(biāo),n為兩個(gè)BJT管的發(fā)射結(jié)面積比。?VBE?T=VBE?(3+m)VT?Eg/qT(1)?VBE?Τ=VBE-(3+m)VΤ-Eg/qΤ(1)ΔVBE=VBE0?VBE1=VTlnIc1Is?VTlnIc2Is=VTlnn=kTqlnn(2)ΔVBE=VBE0-VBE1=VΤlnΙc1Ιs-VΤlnΙc2Ιs=VΤlnn=kΤqlnn(2)很顯然,上述兩種電壓對(duì)溫度分別具有正/負(fù)向的響應(yīng),因此通過(guò)這兩種電壓的相互補(bǔ)償可以實(shí)現(xiàn)與溫度無(wú)關(guān)的基準(zhǔn)電壓,如式(3),其中α1和α2為補(bǔ)償系數(shù)。VREF=α1VBE+α2ΔVBE(3)VREF=VBE2+R1R0(VTlnM)(4)VREF=VBE2+R1R0(VΤlnΜ)(4)圖1是一種基于上述思想的典型的帶隙基準(zhǔn)結(jié)構(gòu)。由于Q0與Q1管具有不同的發(fā)射結(jié)面積,在PMOS管電流鏡的作用下,電阻R0上的壓降滿(mǎn)足式(2)所表述的溫度關(guān)系,并且流經(jīng)電阻R1的電流與流經(jīng)R0的電流呈鏡像關(guān)系,在Q2管“發(fā)射極-基極”電壓的補(bǔ)償作用下,輸出的電壓VREF如式(4)所示,VREF與溫度無(wú)關(guān)且滿(mǎn)足式(3)的形式,其中M為Q1和Q0管的發(fā)射結(jié)面積之比。2vbe的表達(dá)分析式(2)的推導(dǎo)過(guò)程不難發(fā)現(xiàn),參與計(jì)算ΔVBE的兩個(gè)BJT管的發(fā)射結(jié)面積不等,而流經(jīng)這兩個(gè)BJT管的集電極電流相等是式(2)成立的必要條件。由于BJT管存在由發(fā)射極通向基極的電流通路,因此圖1給出的帶隙基準(zhǔn)電路中通過(guò)Q0和Q1管集電極的電流無(wú)法保證精確相等。圖2對(duì)電路中BJT管的電流流向進(jìn)行了說(shuō)明。從圖2中可見(jiàn),雖然在PMOS管電流鏡的作用下,Q0和Q1所在的支路的下行電流Ie相等,但是受BJT管“發(fā)射極-基極”電流分流作用的影響,根據(jù)Kirchhoff電流定律,流經(jīng)BJT管集電極的電流Ic0和Ic1不完全相等,式(5)表示了流經(jīng)不同BJT管的電流組合。Ie=Ic0+Ieb0=Ic1+Ieb1(5)基于(5)式,重新推導(dǎo)式(2),可以得到精確的ΔVBE的表達(dá),如式(8)所示。ΔVBE=VBE0?VBE1=VTlnIc0Is?VTlnIc1Is(6)=VT(lnIc0Is?lnIc1MIs)=VTlnM(Ie?Ieb0)(Ie?Ieb1)(7)=VT(lnM+lnIe?Ieb0Ie?Ieb1)(8)ΔVBE=VBE0-VBE1=VΤlnΙc0Ιs-VΤlnΙc1Ιs(6)=VΤ(lnΙc0Ιs-lnΙc1ΜΙs)=VΤlnΜ(Ιe-Ιeb0)(Ιe-Ιeb1)(7)=VΤ(lnΜ+lnΙe-Ιeb0Ιe-Ιeb1)(8)可見(jiàn),由于BJT管“發(fā)射極-基極”通路對(duì)集電極電流的分流作用,式(2)中ΔVBE不再是僅僅與溫度呈正比的物理量。根據(jù)式(8),ΔVBE中被引入了非理想的“發(fā)射極-基極”電流因素。進(jìn)一步地,由于BJT管基極電流Ib和集電極電流Ic的比例關(guān)系,ΔVBE中非理想項(xiàng)的表達(dá)式可以改寫(xiě)為式(9),而VREF的精確形式則表示為式(10),其中β0和β1分別為兩個(gè)BJT管的放大系數(shù)。lnIe?Ieb0Ie?Ieb1=lnIe?Ie/(β0+1)Ie?Ie/(β1+1)(9)lnΙe-Ιeb0Ιe-Ιeb1=lnΙe-Ιe/(β0+1)Ιe-Ιe/(β1+1)(9)VREF=VBE2+VTR1R0[lnM+lnIe?Ie/(β0+1)Ie?Ie/(β1+1)](10)VREF=VBE2+VΤR1R0[lnΜ+lnΙe-Ιe/(β0+1)Ιe-Ιe/(β1+1)](10)分析式(9)的組成,雖然在CMOS工藝中,BJT管被認(rèn)為具有良好的可重復(fù)性,但由于Q0和Q1管的發(fā)射結(jié)面積不同,因此兩者的β參數(shù)存在細(xì)微的差別,而且這個(gè)差別隨著溫度的變化會(huì)呈現(xiàn)不確定的趨勢(shì),使得式(9)無(wú)法約簡(jiǎn)為常量。另一方面,在主流CMOS工藝中,襯底BJT管是唯一兼容所有工藝步驟的雙極型器件,但其β參數(shù)較小,通常不超過(guò)10,因此式(10)中由“發(fā)射極-基極”電流引入的非理想項(xiàng)不是小量,無(wú)法被忽略。綜上可見(jiàn),式(2)只是一種理想化的模型,由于“發(fā)射極-基極”電流通路的存在,圖1中的帶隙基準(zhǔn)電路將會(huì)產(chǎn)生較大的溫度漂移,其溫度穩(wěn)定性較差,溫度系數(shù)(TemperatureCoefficient,TC)值較大。3自適應(yīng)基極電流采樣原理根據(jù)前文的分析,“發(fā)射極-基極”電流的存在使得基準(zhǔn)電壓VREF中包含了與工作狀態(tài)相關(guān)的非理想項(xiàng),這無(wú)疑將在很大程度上影響帶隙基準(zhǔn)的穩(wěn)定性,使得TC值增大。非理想項(xiàng)的引入是由于“發(fā)射極-基極”通路對(duì)電流的分流作用,因此補(bǔ)償“發(fā)射極-基極”電流,穩(wěn)定BJT管的集電極電流是從根本上消除這些非理想項(xiàng)的技術(shù)手段之一。圖3給出了一種電流補(bǔ)償方式,通過(guò)在BJT管Q0和Q1的發(fā)射極各引入一個(gè)大小分別等于其基極電流的補(bǔ)償電流(圖3中陰影所示),使得流經(jīng)各個(gè)BJT管集電極的電流穩(wěn)定且完全相等。根據(jù)Kirchhoff電流定律,可以得到如式(11)和(12)所示的電流方程組,在補(bǔ)償電流的作用下,BJT管Q0和Q1的集電極電流相等,并且均等于Ie。Ie+Ieb0=Ic0+Ieb0(11)Ie+Ieb1=Ic1+Ieb1(12)根據(jù)式(11)和(12),重新求取(2)式中ΔVBE的表達(dá)式,如式(13)所示。相應(yīng)地,式(10)中的非理想項(xiàng)被有效地補(bǔ)償?shù)窒?VREF的精確表達(dá)形式符合式(4)。ΔVBE=VBE0?VBE1=VTlnIc0Is?VTlnIc1Is=VT(lnIc0Is?lnIc1MIs)=VTlnM(13)ΔVBE=VBE0-VBE1=VΤlnΙc0Ιs-VΤlnΙc1Ιs=VΤ(lnΙc0Ιs-lnΙc1ΜΙs)=VΤlnΜ(13)精確補(bǔ)償BJT管的“發(fā)射極-基極”電流是實(shí)現(xiàn)式(11)電流關(guān)系的關(guān)鍵所在。在CMOS工藝中,電流鏡電路具有良好的電流復(fù)制能力,圖1中的BJT管Q0和Q1的“發(fā)射極-基極”電流可以通過(guò)電流鏡復(fù)制的方法采樣,圖4給出了自適應(yīng)基極電流采樣的電路結(jié)構(gòu)。對(duì)比圖4中Q3和Q0管,假定Q3和Q0具有相同的發(fā)射結(jié)面積,針對(duì)MN0管選擇合適的電路參數(shù),在相同的發(fā)射極電流的作用下,Q3和Q0具有非常接近的工作狀態(tài)。因此Q3管的“發(fā)射極-基極”電流Ieb3非常接近于Q0管的“發(fā)射極-基極”電流Ieb0。根據(jù)電流鏡復(fù)制的原理,MP1管的漏電流與Q3管的電流Ieb3呈鏡像關(guān)系。值得注意的是,由于Q0管在實(shí)際工作過(guò)程中受到補(bǔ)償電流Ieb0的作用,因此利用Q3管自適應(yīng)地采樣Q0管的“發(fā)射極-基極”電流時(shí),同樣需要對(duì)Q3管進(jìn)行電流自補(bǔ)償。圖4中MP2管起到對(duì)Q3管自補(bǔ)償?shù)淖饔谩?帶反饋的電源噪聲耦合電源電壓的下降使得電路的電壓裕度不斷降低,無(wú)法使用諸如共源共柵電流鏡等結(jié)構(gòu)來(lái)提高整體電路抗電源噪聲的能力。前文提及,文獻(xiàn)和文獻(xiàn)中分別使用了不同的電路形式將電源噪聲引入控制環(huán)路,以形成負(fù)反饋來(lái)提高PSR,其實(shí)質(zhì)都是將電源噪聲作為反饋量的一部分施加到作為負(fù)載的PMOS電流鏡的柵極,形成負(fù)反饋來(lái)提高PSR。使用電容直接耦合電源噪聲的方法同樣可以達(dá)到上述目的,一種使用電源噪聲電容耦合負(fù)反饋的方式如圖5所示。電容C0將電源噪聲同相耦合到電流鏡MP2/MP3/MP4的柵端,使得電流鏡管的源端和柵端的噪聲呈同相變化,這相當(dāng)于對(duì)PMOS電流源管引入了源極負(fù)反饋,穩(wěn)定MOS管的過(guò)驅(qū)動(dòng)電壓。圖5中陰影部分為PSR增強(qiáng)電路。5基極電流補(bǔ)償技術(shù)基于前文的設(shè)計(jì)思想,本文所設(shè)計(jì)的完整的帶隙基準(zhǔn)源電路如圖6所示。帶隙基準(zhǔn)的核心電路(BandgapCoreCircuit,BCC)中使用了電容耦合負(fù)反饋的PSR提高技術(shù),電流補(bǔ)償模塊Ⅰ(CurrentCompensatingBlockⅠ,CCBⅠ)針對(duì)小發(fā)射結(jié)面積的BJT管(Q0和Q2)進(jìn)行“發(fā)射極-基極”電流補(bǔ)償,電流補(bǔ)償模塊Ⅱ(CurrentCompensatingBlockⅡ,CCBⅡ)針對(duì)大發(fā)射結(jié)面積的Q1管進(jìn)行電流補(bǔ)償。利用電容充放電原理的啟動(dòng)模塊(StartupBlock)確保在每次上電過(guò)程中將運(yùn)算放大器OPA的輸出下拉至低電位。提高帶隙基準(zhǔn)輸出穩(wěn)定度的關(guān)鍵在于電流補(bǔ)償。以圖6中CCBⅠ為例,根據(jù)第3節(jié)的論述,Q3管復(fù)制Q0管或者Q2管的工作狀態(tài),在電流鏡MN0/MN1和MP6/MP7/MP8的作用下,MP5管、MP7管和MP8管的漏電流等同于Q0管或者Q2管的基極電流。對(duì)于CCBⅡ中的MP9管和MP11管而言,其漏電流等于Q1管的基極電流。圖6中陰影所示的路徑即為針對(duì)BCC中三個(gè)BJT管的電流補(bǔ)償路徑。在此基礎(chǔ)上,本文基于0.18μmCMOS1P6M工藝實(shí)現(xiàn)了該帶隙基準(zhǔn)電壓源,圖7為測(cè)試芯片的顯微照片,白色框內(nèi)為帶隙基準(zhǔn)電壓源的測(cè)試芯片,管芯面積為0.012mm2。圖8給出了本文提出的“發(fā)射極-基極”電流補(bǔ)償技術(shù)的HSPICETM模擬效果示意圖,其中圖(a)為基礎(chǔ)帶隙基準(zhǔn)電路的仿真結(jié)果,圖(b)為電流補(bǔ)償之后的帶隙基準(zhǔn)電路的仿真結(jié)果。顯而易見(jiàn),在1.8V電源電壓,-55℃～150℃的范圍內(nèi),采用基極電流補(bǔ)償技術(shù),帶隙基準(zhǔn)電路的溫度穩(wěn)定性由14.2ppm/℃降低為8.2ppm/℃,其輸出基準(zhǔn)電壓值由1.2297V變?yōu)?.2421V,輸出電壓的峰值由3.59mV下降為2.11mV,功耗開(kāi)銷(xiāo)由185μW增加至417μW。由此可見(jiàn),對(duì)帶隙基準(zhǔn)電壓源中的BJT管施加基極電流補(bǔ)償,能十分有效提高帶隙基準(zhǔn)電路的溫度穩(wěn)定性。對(duì)比使用上述PSR提高電路和未使用該技術(shù)的帶隙基準(zhǔn)核心電路,其PSR響應(yīng)對(duì)比如圖9所示。使用PSR提高技術(shù)之后,直流段PSRR約-90dB,而中頻段的PSR能力提高了30dB～40dB不等。同時(shí)也需要注意到,采用基極電流補(bǔ)償技術(shù),由于在傳統(tǒng)的帶隙基準(zhǔn)的核心電路中增加了專(zhuān)門(mén)的電流補(bǔ)償回路,使得整體電路的功耗有較大的增加。但總的說(shuō)來(lái),整體電路的功耗仍然處于較小的范圍內(nèi),對(duì)于高精度需求的應(yīng)用而言,功耗的適當(dāng)增加是可以接受的。圖10中(a)圖給出了芯片的測(cè)試環(huán)境構(gòu)成,(b)圖給出的是輸出基準(zhǔn)電壓與溫度的關(guān)系曲線。為了避免因帶隙基準(zhǔn)電路輸出驅(qū)動(dòng)不足導(dǎo)致的測(cè)試偏差,使用了如圖10(a)中的運(yùn)算放大器構(gòu)成的電壓緩沖器結(jié)構(gòu)驅(qū)動(dòng)輸出,利用Temptronic○RTP4310A高低溫儀產(chǎn)生測(cè)試溫度環(huán)境,利用Keithley○R2000型高精度萬(wàn)用表測(cè)量輸出電壓。測(cè)試結(jié)果見(jiàn)圖10(b)中的響應(yīng)曲線,該曲線基本與模擬結(jié)果相符合,輸出基準(zhǔn)電壓1.2421V,其中輸出峰值1.2432V,谷值1.2410V,實(shí)測(cè)溫度系數(shù)為8.6ppm/℃。此外,在1.6V～2.0V范圍內(nèi),輸出參考電壓的變化小于0.1mV。與圖8中的結(jié)果相比,實(shí)測(cè)結(jié)果略差,這是由于測(cè)試電路、測(cè)試環(huán)境中可能存在一些非確定性偏差,比如測(cè)試用的運(yùn)算放大器的輸入漂移等。6帶隙基準(zhǔn)的psr能力帶隙基準(zhǔn)電路廣泛應(yīng)用于各類(lèi)模擬/數(shù)?；旌霞呻娐分?其溫度穩(wěn)定性和抗電源噪聲的性能直接決定了全芯片的穩(wěn)定性。本文通過(guò)對(duì)帶隙基準(zhǔn)電壓源中的BJT管施加自適應(yīng)補(bǔ)償電流的方式,穩(wěn)定了