用Xilinx Vivado HLS可以快速、高效地實(shí)現(xiàn)QRD矩陣分解

用XilinxVivadoHLS可以快速、高效地實(shí)現(xiàn)QRD矩陣分解在數(shù)字信號(hào)處理領(lǐng)域，如自適應(yīng)濾波、DPD系數(shù)計(jì)算、MIMODecoder等，常常需要矩陣解方程運(yùn)算以獲得其系數(shù)，因此需對(duì)矩陣進(jìn)行求逆運(yùn)算。然而，由于直接對(duì)矩陣求逆會(huì)導(dǎo)致龐大的運(yùn)算量，所以在實(shí)際工程中往往需要先將矩陣分解成幾個(gè)特殊矩陣（正規(guī)正交矩陣或上、下三角矩陣以求其逆矩陣需要更小的運(yùn)算量）的乘積。目前，QRD矩陣分解法是求一般矩陣全部特征值的最有效且廣泛應(yīng)用的方法之一。它是將矩陣分解成一個(gè)正規(guī)正交矩陣Q與上三角形矩陣R，稱為QRD矩陣分解。由于浮點(diǎn)具有更大的數(shù)據(jù)動(dòng)態(tài)范圍，所以在眾多多算法中具有只需要一種數(shù)據(jù)類型的優(yōu)勢(shì)，所以很多QRD矩陣分解是基于浮點(diǎn)數(shù)據(jù)類型的。不過(guò)在通信應(yīng)用中，更多的場(chǎng)景還是復(fù)數(shù)類型。因此，隨著通信技術(shù)的日益發(fā)展，算法的復(fù)雜度越來(lái)越高，QRD矩陣的維度也越來(lái)越大。如果是用傳統(tǒng)的手寫RTL，浮點(diǎn)復(fù)數(shù)超大維度QRD矩陣分解的FPGA實(shí)現(xiàn)將變得非常復(fù)雜，需要很長(zhǎng)的時(shí)間來(lái)編寫RTL代碼、仿真和進(jìn)行驗(yàn)證等工作，使得開發(fā)效率不是很高。本文將介紹如何使用XilinxVivadoHLS（Vivado高層次綜合）工具實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)QRD矩陣分解并提升開發(fā)效率。使用VivadoHLS可以快速、高效地基于FPGA實(shí)現(xiàn)各種矩陣分解算法，降低開發(fā)者對(duì)算法FPGA的實(shí)現(xiàn)難度。其中包括：

使用VivadoHLS開發(fā)效率比手寫RTL實(shí)現(xiàn)快5-10倍，而實(shí)現(xiàn)的FPGA資源效率與手寫RTL接近

由于C/C++仿真驗(yàn)證比傳統(tǒng)FPGARTL要快100倍，VivadoHLS實(shí)現(xiàn)可以大大縮短用戶的代碼開發(fā)時(shí)間和仿真驗(yàn)證時(shí)間，從而大幅提高生產(chǎn)效率。1.VivadoHLS工具介紹VivadoHLS是Xilinx公司2010年收購(gòu)AutoESL以后重新打造的高層次綜合工具，它可以讓用戶通過(guò)添加適當(dāng)?shù)膁irectives（制導(dǎo)語(yǔ)句）和constrains（約束）,將其C/C++/SystemC代碼直接轉(zhuǎn)換成FPGARTL（Verilog,VHDL,SystemC）代碼。讓用戶可以在算法開發(fā)環(huán)境而非通常的硬件開發(fā)環(huán)境中只需專注于算法規(guī)格和算法的C實(shí)現(xiàn)，VivadoHLS工具會(huì)自動(dòng)考慮FPGA微觀實(shí)現(xiàn)架構(gòu)，并可生成可綜合的FPGARTL代碼。如圖1所示。

圖1VivadoHLS設(shè)計(jì)介紹VivadoHLSFPGA設(shè)計(jì)流程：

首先用C/C++/SystemC將算法實(shí)現(xiàn)，并編寫Ctestbench驗(yàn)證C的功能，確保其功能正確；

然后就可以通過(guò)VivadoHLS工具進(jìn)行C綜合,將C轉(zhuǎn)換成RTL；

接著做C/RTL的協(xié)同仿真（Co-simulation），以保證生成的RTL代碼功能與C的功能完全一致。

最后VivadoHLS生成的RTL代碼可直接用于Xilinx設(shè)計(jì)開發(fā)環(huán)境下做系統(tǒng)集成、仿真和生成bit文件。如圖2所示。

圖2VivadoHLS設(shè)計(jì)流程2.QRD矩陣分解算法

3.QRD矩陣分解VivadoHLS實(shí)現(xiàn)C++代碼構(gòu)架QRD矩陣分解C++實(shí)現(xiàn)代碼的頂層模塊是qrd_engine.cpp，它調(diào)用cal_core.cpp（核心計(jì)算函數(shù)）,coef_cal.cpp（系數(shù)計(jì)算函數(shù)），以及浮點(diǎn)加、減、乘、除法等子函數(shù)來(lái)實(shí)現(xiàn)。structcf_t{

floatre;

floatim;

};

voidqrd_engine

(

cf_tin_u[(R_DIM+Y_DIM)/DIV_NUM][DIV_NUM],

cf_tpd_err_in,

floatlamda,

floatlamda_sqrt,

floatdiag[R_DIM],

cf_tr[R_DIM][X_DIM],

cf_tp[R_DIM]

)

{

#pragmaHLSARRAY_PARTITIONvariable=in_ucompletedim=2

#pragmaHLSARRAY_PARTITIONvariable=rcompletedim=2//注：這里對(duì)數(shù)組加入完全分割directive，目的是提高數(shù)據(jù)的并行帶寬，從而獲得并行